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目录

1. 存储大类总览
2. 易失性存储器 DRAM（DDR / LPDDR系列）
3. 电荷俘获型非易失存储器 NOR‑Flash / NAND‑Flash / EEPROM
4. 新型非易失存储器 FRAM / STT‑MRAM / PCRAM
5. 各存储器Floorplan / 版图文字示意图
6. 性能量化对比总表
7. 版图‑厂商‑瓶颈‑技术路标总表
8. 存储主控架构简析
9. 存储可靠性专题（失效机理、诱因、缓解手段）
10. 存储测试方案：指标、测试项目、仪器选型
11. 存储系统设计实战：功耗、掉电保护、PCB布局要点
12. 存储器件选型Checklist（硬件评审直接使用）
13. 工程选型经验总结

1. 存储大类总览

存储器按照断电后数据是否保留分为易失存储、非易失存储；非易失存储分为电荷存储型与新型物理效应存储。

• 易失性存储：断电数据丢失，依赖维持信号；代表：DRAM、SRAM
• 电荷俘获型非易失：依靠隧穿氧化层俘获电子保存数据；代表：EEPROM、SPI‑NOR、NAND‑Flash
• 物理效应新型非易失：不依靠电荷；依靠铁电极化、磁隧道结、相变电阻；代表：FRAM铁电、STT‑MRAM磁阻、PCRAM相变

工程核心认知：没有完美存储器，每一类器件都有独有的失效模式与边界约束。

2. 易失性存储器 DRAM（DDR / LPDDR系列）

2.1 DRAM基础单元：1T1C

1个MOS选择管 + 1个存储电容。

• 电容存电荷代表比特：电荷充足=1；电荷流失=0
• 电容介质漏电，电荷持续泄露，必须周期性刷新（几十ms级别）维持数据
• 支持字节随机读写；没有擦写磨损；断电数据完全丢失。

2.2 各代DRAM关键参数

DDR1~DDR5

• DDR1：2.5V，预取2bit
• DDR2：1.8V，预取4bit
• DDR3：1.5V，预取8bit
• DDR3L：1.35V低电压版本

⚠️ DDR3L ≠ LPDDR；DDR3L仍然并行DIMM总线；LPDDR是移动专用独立接口、BGA焊接。

• DDR4：1.2V，预取8bit
• DDR5：1.1V；DIMM拆分为两个独立32bit子通道；内存条集成PMIC电源管理；支持On‑die ECC。

LPDDR5 / LPDDR5X

• VDD1=1.05V，VDDQ=0.5V；多电源域；BGA贴片，无插槽。
• 工作模式：Active激活、Precharge预充电、Self‑Refresh自刷新、DPD深度电源下电。
• DPD深度掉电：nA级休眠，丢失全部数据，唤醒需要完整初始化。
• Self‑Refresh：保留数据，μA级电流，适合短时休眠。

DDR5面向PC/服务器；LPDDR5/LPDDR5X面向移动、车域SoC。

2.3 DRAM版图Layout要点

• 单元尺寸经典：6F²；F为工艺最小特征尺寸。
• 晶体管：RCAT垂直埋栅MOS，降低漏电。
• 存储电容：圆柱形堆叠电容，垂直向上拉伸获得足够电容值~20‑25fF。
• 阵列排布：字线WL横向，位线BL纵向；存储阵列占据芯片90%以上面积；外围：行译码、列译码、SA感测放大器、IO、刷新控制逻辑环绕阵列四周。
• DRAM工艺节点命名D1y/D1z/D1α，代表存储阵列半间距，不等同逻辑芯片栅长。

2.4 DRAM商用颗粒代表

2.5 DRAM行业动态2025‑2026

1. AI算力拉动HBM3E / HBM4高带宽堆叠DRAM需求；
2. DDR5速率持续向8400MT/s以上演进；车域大规模导入LPDDR5X；
3. DRAM平面微缩逼近物理极限，EUV逐步导入存储节点；更多依靠堆叠提升容量带宽。

3. 电荷俘获型非易失存储器 NOR‑Flash / NAND‑Flash / EEPROM

物理底层：FN隧穿效应；电子穿过隧穿氧化层，被浮栅/电荷俘获层捕获实现数据存储。
编程：注入电子；擦除：释放电子；反复隧穿会氧化层产生陷阱，存在擦写寿命上限。

3.1 SPI‑NOR Flash

• 单元结构：浮栅MOS，单元并联到位线；单元面积约10‑12F²。
• 特性：支持随机读；支持XIP原地执行，CPU直接从Flash取指令；写/擦除需要按扇区/块操作，速度慢。
• 典型耐久：10K~100K次；断电数据保存时间高温下衰减。
• 接口：SPI / Quad‑SPI / Octal‑SPI。

商用型号

行业动态

1. 车规、边缘AI带动NOR需求；
2. 28nm以下SoC，嵌入式e‑NOR因为漏电问题逐步被e‑MRAM替代。

3.2 NAND‑Flash（2D / 3D‑BiCS）

• 2D‑NAND：多个存储单元串联成串，单元面积约4F²；15nm到达平面极限。
• 现代量产全部为3D‑BiCS NAND：不再缩小平面尺寸，垂直堆叠存储层；使用CT电荷俘获，淘汰传统多晶硅浮栅FG。
• SLC/TLC/QLC：每个单元存储1/2/3/4bit；bit数越高成本越低，原始误码率RBER越高，耐久越低。
• TLC典型耐久≈3K；SLC≈50K‑100K。
• NAND不能随机字节访问，必须按页读，按块擦除；必须搭配主控完成FTL闪存转换层、ECC、坏块管理。

商用型号

行业动态

1. 量产主流321‑332层；下一代采用晶圆键合CBA/CMB；
2. AI服务器拉动企业级QLC需求；SLC产能收缩，利基SLC价格走高。

3.3 EEPROM

• 每个存储单元自带独立擦除管；支持单字节擦写。
• 典型耐久：100K次；容量普遍不大。
• 串行EEPROM主流I2C接口；多用于小量配置参数保存。
• 商用：24LC系列微芯，M24系列ST，GT24C聚辰，GD24CL兆易创新。

4. 新型非易失存储器 FRAM / STT‑MRAM / PCRAM

不依赖电子电荷存储；依靠材料物理状态保存数据。

4.1 FRAM铁电存储器

• 原理：铁电薄膜晶体两种极化状态代表0/1。
• 特点：字节读写，不需要块擦除；破坏性读出，读完硬件必须自动回写。
• 耐久 >10¹²次，远高于Flash；存在铁电疲劳、印记效应、高温去极化。
• 接口：I2C / SPI；商用多为Mb级别小容量。
• 代表：富士通MB85RC系列；复旦微FM24系列。

4.2 STT‑MRAM自旋转移矩磁阻存储器

• 核心器件MTJ磁隧道结；依靠自由层、参考层磁化方向，高低电阻区分比特。
• 字节访问，不需要块擦除；读功耗低；写需要大电流脉冲。
• 耐久约10⁸次量级；存在热翻转、外部磁场干扰风险；写电流存在工艺离散，控制器需要写电流校准。
• 现状