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UCIe 协议深度精讲 · 第 02 篇 | 基准：UCIe 2.0
系列主线：20 篇 4 卷，一篇一个主题——是什么、为什么、怎么工作、怎么测、坑在哪

UCIe基础学习2：die-to-die 协议生态地图——UCIe/BoW/AIB 与私有方案的选型账

一、篇头速通

先钉住定义：UCIe 是封装内 die 间互连的开放标准，三层栈——Protocol Layer（承载协议）、D2D Adapter（flit 化与可靠性）、PHY（电气互联），物理连接分 sideband（常开，协商调试）和 mainband（主数据通路）。

这一篇讲地图：die 间互连不止 UCIe 一家，开放阵营有 BoW、AIB、OpenHBI，私有阵营有 NV-HBI、Infinity Fabric、UltraFusion——谁家的、什么路线、差在哪、为什么 UCIe 站上主航道、验证第一眼看什么。

图：全系列 20 篇 4 卷导航，卷1「定位与全景」高亮，本篇打标第 02 篇（图源：自绘）

读之前先自查三条：

1. 你懂 chiplet 为什么拆、2.5D/3D 封装基本形态（不懂回第 1 篇速通）
2. 你记得第 1 篇的钩子：「私有方案是堵墙」
3. 本篇不深入 UCIe 内部机制，那是第 3、4 篇的事

二、从「墙」说起：战国时代

第 1 篇讲过那堵墙：NVIDIA 的 NV-HBI（NVLink 的封装内版本，据行业资料）、AMD 的 Infinity Fabric、苹果的 UltraFusion，都是自家 die 间互连，性能不差，但接口是私有的——die 只能跟同一生态的 die 对接，IP 没法跨厂商复用。chiplet 的核心价值是「不同来源的 die 混搭」，私有接口天然把这个价值锁死。

为什么会出现这么多路线？原因不复杂：标准空窗期，市场先跑起来了。异构 chiplet 量产 2019 年从 AMD 的 EPYC（Rome 代）开始（计算 die + I/O die 拼装），而带完整协议栈、能跨厂商互操作的通用标准 2022 年才落地——此前 AIB、BoW 只是纯物理层开放接口。这三年各家产品要上市，等不了标准，只能自己造轮子。先跑的先占坑。

白皮书把当时的局面写得很直白：市场上已经存在一批用私有互连的产品，出自各家代工厂（foundry）和封测厂（OSAT）（数据出处：UCIe 官方白皮书 2022）。私有互连跟着供应链走，换代工/封测厂，接口就可能对不上。

空窗期的代价：私有接口一旦流片进产品，换路线就是整套重来——die 重新设计、封装重做、软件重写。所以每次路线选择都是拿真金白银投票。标准晚到没关系，但一定要到：只要把大多数玩家圈进来，大家才敢把赌注挪过来。

开放标准不是新鲜打法，PCIe 统治板级互连二十年，USB 统治外设，CXL 正在吃内存和加速器生态，共同套路三件套：开放组织、强 KPI、合规互操作。白皮书把这个叫「生态配方」（recipe for ecosystem），UCIe 就是按这个配方办的（数据出处：UCIe 官方白皮书 2022）。配方三要素，下面逐条核账。

三、玩家地图

地图分两半：开放标准阵营和私有方案阵营，先各报一遍家门。

开放标准阵营：

• UCIe（Universal Chiplet Interconnect Express）：UCIe Consortium 管理，2022 年 3 月发起、2022 年 8 月法人化（数据出处：UCIe 官网 press-releases 页）。1.0 于 2022 年 3 月公开面世（与联盟成立同日，规范落款 2 月 17 日），1.1 于 2023 年 7 月 10 日，2.0 于 2024 年 8 月 6 日（数据出处：UCIe Spec 2.0 Revision History）。物理层是并行转发时钟架构，按封装形态分 UCIe-S（标准封装）/UCIe-A（先进封装）/UCIe-3D（垂直堆叠），带完整三层协议栈。
• BoW（Bunch of Wires）：OCP 旗下的方案。纯并行路线，官方规范定义了 BoW-32 到 BoW-512 一档档的线束宽度，每根 wire 2~32 Gbps，时延 2~4 ns（无 FEC 时），带宽密度 2~12+ Tbps/mm 边缘，层压板上能跑 25+ mm（数据出处：OCP ODSA-BoW 规范）。定位就是短距、便宜、够用。
• AIB（Advanced Interface Bus）：Intel 捐给 CHIPS Alliance 的接口，面向 EMIB 这类 2.5D 硅桥场景。2.0.1 版 2021 年 4 月 8 日发布，分 Gen1/Gen2 两代，各代含 Base/Plus 两种配置，DDR 速率档 1/2/4/6.4 Gbps（另有 500M/1G SDR 档）（数据出处：AIB Specification 2.0，CHIPS Alliance）。
• OpenHBI（Open High Bandwidth Interface）：OCP 旗下、面向 HBM 高带宽场景的开放接口。它现在的活跃度，业界公开讨论里说法不一，这篇不展开。

私有方案阵营：

• NV-HBI（据行业资料）：NVIDIA 的 die 间互连，业内认为是 NVLink 的封装内版本。B200 用两颗 reticle 极限尺寸的 die 拼装，合计 2080 亿晶体管，die-to-die 互连 10 TB/s，NVLink 单 GPU 双向 1.8 TB/s（数据出处：NVIDIA 官方新闻稿 2024）。数字很猛，但只服务自家 GPU。
• Infinity Fabric：AMD 的互联体系，EPYC 从 2019 年就是多 die 拼装，靠它把计算 die 和 I/O die 连成一个封装。
• UltraFusion：苹果的封装互连，M1 Ultra 用硅中介层把两颗 M1 Max 拼成一颗 SoC，die 间带宽 2.5 TB/s（数据出处：Apple Newsroom 2022-03-08）。
• 云厂自研：几家大云厂商也在布局 chiplet 互连，但公开资料只言片语，这篇先不展开。

私有阵营的共同点：性能都拿得出手，但每一家都是封闭生态——接口细节、测试方法、演进节奏全攥在自家手里。不是输在性能，是输在开放性。

图：die-to-die 玩家地图——左开放标准（UCIe/BoW/AIB/OpenHBI）、右私有方案（NV-HBI/Infinity Fabric/UltraFusion/云厂自研），中间是代工封测供应链（图源：自绘）

关键词表，一行一个玩家：

四、路线差异的本质

玩家地图看完，分歧就三条线：物理层路线、协议栈完整性、开放还是私有——这三条决定选型账怎么算。

第一条线：serdes 还是并行。这是技术实现上最根本的分歧。

• serdes 路线：信号串行化，一对差分线跑高速，距离远、信号少。代价是收发器复杂——均衡、时钟恢复、编码，功耗面积都不便宜，PCIe 那类 serdes 约 10 pJ/b（数据出处：UCIe 官方白皮书 2022），UCIe 的目标是把它降 20 倍。
• 并行路线：一根 wire 一个 bit，线多、距离近、电路简单，带宽密度靠「宽」堆出来，成本低时延低。但几十上百根线同时翻转，对齐是命门——skew、串扰、时序裕量全是坑。

UCIe 自己是一条 PHY 架构打三种封装：UCIe-S 走有机基板（pitch 100~130 µm、走线 10~25 mm），UCIe-A 走先进封装（pitch 25~55 µm、走线 ≤2 mm），UCIe-3D 垂直堆叠；S/A 数据率同为 4~32 GT/s 六档，3D 上限 4 GT/s（数据出处：UCIe Spec 2.0）。真正的 serdes/并行分野在 UCIe 之外——PCIe 那类内嵌时钟的 serdes 一条线，BoW/AIB 宽并行一条线，UCIe 属并行家族，靠封装形态把距离和密度档位拉满。

图：serdes 信号少距离远、收发器复杂；并行线多距离近、电路简单，靠宽度堆带宽（图源：自绘）

第二条线：完整协议栈还是纯电气接口。

• UCIe 是完整三层栈：Protocol Layer（承载协议）/ D2D Adapter（flit 化与可靠性）/ PHY（电气）。上层直接复用 PCIe/CXL 的软件栈和协议语义，生态不用重建——本质是用 UCIe 的 Adapter+PHY 替掉 PCIe 那套 serdes PHY 和链路重传，错误处理由 UCIe Adapter 自担，协议照跑。

图：UCIe 官方给出的三层协议栈——Protocol Layer / D2D Adapter / PHY，层间经 FDI、RDI 接口衔接，上层直接复用 PCIe/CXL 软件栈（数据出处：UCIe Spec 2.0）。

• BoW、AIB 偏物理/电气接口：把电气层定义清楚，协议层你自己搭。好处是轻，坏处是互操作只到物理层为止——两家 BoW die 拼一起，电气上能通，上面跑什么协议、可靠性谁负责，得另谈。

第三条线：开放还是私有。开放的账是 IP 跨厂商复用：一个 die 设计，多个代工、多个封测都能接，生态里到处是买家。私有的账是性能调优空间大、没有兼容包袱，但生态锁死：NV-HBI 再强，你也买不到别家的 NV-HBI die 拼进你的封装。选型账一句话：你的 die 打算只跟自家玩，还是想进别人的生态。

选型账具体怎么算，四步走：

1. 先定距离和封装形态：die 间走有机基板、硅中介层还是垂直堆叠，直接决定可用路线——封装内 10~25 mm 级并行接口带均衡照样扛得住（BoW 层压板 25+ mm、UCIe-S 就是例子），出封装上背板才轮到 serdes；距离近走线好，并行在功耗面积上明显占优。
2. 再对速率档：候选标准的数据率档位能不能覆盖带宽需求，够不到就换路线或加宽。
3. 然后算成本：并行 PHY 电路简单、IP 便宜，但线多占面积；serdes 电路复杂、IP 贵、功耗高，但 lane 数少补回面积。账怎么算，看具体工艺和速率档。
4. 最后看生态账：你的 die 要卖给谁、要跟谁拼装——只服务自家产品，私有方案够用；要进市场，开放标准是入场券。

对比总表：

（数据出处：UCIe Spec 2.0 / OCP ODSA-BoW 规范 / AIB Specification 2.0 / NVIDIA 官方新闻稿）

五、为什么标准战会收敛到 UCIe

前面说生态配方三要素，现在逐条对着 UCIe 核账。

第一，开放组织。UCIe Consortium 2022 年 3 月发起、2022 年 8 月法人化（数据出处：UCIe 官网 press-releases 页）。12 家 Promoter 名单摆出来，覆盖面一眼见底：AMD、ASE、阿里云、Arm、Google Cloud、Intel、Meta、Microsoft、NVIDIA、Qualcomm、Samsung、TSMC（数据出处：UCIe 官网 membership 页）。代工（台积电、三星）、封测（日月光）、芯片设计（Intel、AMD、NVIDIA、高通）、IP 授权（Arm）、云厂（阿里、谷歌、微软、Meta）全在桌上——你要做 die 生意，绕不开这张桌子。

第二，强 KPI。配方里的 KPI 不是口号，是钉死的数字：UCIe 2.0 三形态（UCIe-S/UCIe-A/UCIe-3D）的带宽密度、能效、时延公开可查（数据出处：UCIe 官方白皮书 + Spec 2.0）。最狠的是能效目标：对标 PCIe serdes 的约 10 pJ/b，UCIe 要降 20 倍（数据出处：UCIe 官方白皮书 2022）。目标公开，各家实现能不能到，就是竞品对标的标尺。

第三，合规互操作。开放标准没有合规框架就是空壳。UCIe 有互操作测试和合规体系，多厂商能对表、能复现——私有方案给不了：自家 spec 自家测，测过了别人家也不认。

再看两个事实证据。

版本迭代速度。1.0 到 2.0 两年半三个版本（1.0 落款 2022 年 2 月 17 日、1.1 于 2023 年 7 月 10 日、2.0 于 2024 年 8 月 6 日，数据出处：UCIe Spec 2.0 Revision History）。从 2.5D 补到 3D 堆叠，迭代节奏说明组织在真干活，不是挂牌子。

AIB 生态的过渡兼容。Intel 2022 年 8 月发布《UCIe and AIB Interoperability Guide》v7，提出 ComboPHY：一块物理层既能与 UCIe-A（先进封装 PHY）、也能与 AIB PHY 互操作——注意指南定义的是互操作需求，不是已量产的 PHY（数据出处：Intel 指南 v7）。与其说是投诚，不如说是过渡兼容策略：一块 PHY 同时服务两套生态，AIB 资产往 UCIe 迁移有桥可走——这本身就是生态向 UCIe 聚拢的信号。

客观话也得说。业界有讨论 UCIe 2.0 与 BoW 物理层兼容，但两边官方文档互不引用——BoW 规范正文无 UCIe 字样，Spec 2.0 全文也无 BoW——目前停留在业界讨论层面，别拿去做选型依据。BoW 也没消失：成本敏感的短距并行场景，它照样有地盘。UCIe 占的是主航道，不是全部市场。标准收敛不是谁吃掉谁，是生态位分化：UCIe 抢通用互连的主航道，BoW 守成本敏感的短距角落，AIB 留在 2.5D 硅桥场景，私有方案守住自家高端产品。也要说破一层：Promoter 不代表已采用——NVIDIA 一边是成员，一边自家 GPU 至今走 NV-HBI；UCIe 目前赢的是标准位。选型永远看场景算账，不是看名气。

六、验证工程师的第一眼

落到验证上。一句话：物理层路线决定测试点，拿错测试法等于白验。

serdes 路线的测试点：均衡、眼图、时钟恢复（CDR）。板级 serdes（PCIe/CXL 那类）信号过走线会畸变，验证重头在均衡调没调对、眼图睁开没有、CDR 有没有收敛，测的是「信号质量」。链路训练两边都有（UCIe 并行 PHY 同样有参数协商），别拿它当 serdes 专属项。

并行路线的测试点：skew、时序裕量、串扰，还有同时开关噪声（SSN）。并行接口几十上百根线同时翻转，最怕线间时延差（skew）超了、建立保持时序裕量不够、相邻线互相串扰、大量线同时翻转把电源噪声拉高（SSN）；高速档（24/32 GT/s）单线眼图和均衡同样要测（UCIe PHY 带 TX 均衡）。测的是「时序对齐 + 高速信号质量」。

拿 serdes 那套 CDR/均衡流程去验并行接口，漏掉 skew/时序裕量这些并行命门——这是最常见的验证错配。

开放 vs 私有的验证差异：

• 私有方案：自家 spec 自家测，没有外部对标对象。测试项、判定标准全在自己手里——灵活，但没人给你背书，想进别家生态没有通行证。
• 开放标准：UCIe 有正式的合规与互操作测试体系，测试项能对齐标准框架，多厂商互操作可复现——测过了，在别家平台上也大概率能过（BoW/AIB 开放，但没到这个程度）。

实际感受：开放标准的验证是「花钱买安心」——合规测试环境一次搭好，多个项目复用，跨厂商对接时拿得出对标报告；私有方案省了这套成本，但出了自家生态就没有外部对标，合作对接只能私下对 spec。账怎么算，看你的产品打算活多久。

三张表收尾，选型期直接对着用。

故障模式：

测试方法：

判断依据：

七、文末声明

系列首发：CSDN「UCIe 协议深度精讲」| 基准 UCIe 2.0
UCIe 相关数字以 Spec 2.0 为准，其余以文内标注的官方出处为准，错误欢迎评论区指出，勘误会更新在文末。
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