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简介：君正 T31 线路模组图示是一份面向硬件工程师、嵌入式开发者和 PCB 设计人员的原理图参考资料，围绕 T31 的 QFN 封装模组展开，帮助读者快速理解芯片外围电路的组织方式与接口定义。压缩包内为 1 个 PDF 文件，约 239KB，篇幅紧凑，便于在项目评审或设计对照时随查随用。图示涵盖系统架构、电源管理、IO/NOR FLASH/EEPROM、以太网与 WIFI/音频、滤波电容等模块，并给出 12V 直流输入经多路 DC-DC 与 LDO 转换的电源树，包括 VOUT 电阻分压计算、DIO6001/ETA3486 与 DIO6912 等型号兼容说明，以及 VCC_3V3 最大 2A、VCC_1V8 1A 等电流限制。接口部分可见 MIPI、I2C、SPI、GPIO、调试 UART、相机、USB 等连接关系，可作为核对供电方案、规划信号走线与排查外围器件选型的参考。已有 238 人学习，适合需要快速建立 T31 硬件设计整体认识的开发者。

1. 12V 进、0.8V 出：T31 模组的供电树为什么分成五级

把 T31 的线路模组图示翻到电源页，很多人第一反应是“画复杂了”：一路 12V DC-IN 进来，先被拆成 5V/2A、3.3V/2A、1.8V/1A、0.8V/1A 四条主轨，再由一颗 300mA 的 LDO 单独喂出 AVDD_2V8；同一颗 QFN88 封装里的 VDD、VDDMEM、DDRVDD、VDDIO、PLL_VDDHV、MIPI_AVD18、USB_AVD33，各自挂着自己的一组去耦电容。如果只把供电当成“把电压降下来”这件事，这块板本可以只留一颗 buck。真正决定这张图是五级结构的，是三类互相冲突的约束：不同电路域对纹波和噪声的容忍度不一样，上电时序有先后，整机 BOM 又被摄像头模组的成本死死压着。把这条供电树拆开，后面 MIPI、RMII、传感器三路电源为什么那样接，基本就顺下来了。

2. 反馈分压：0.6V 基准怎么把 12V 掰成 0.8/1.8/3.3/5V

2.1 VOUT=(1+R1/R2)×0.6 背后的误差放大器闭环

DC-DC 输出多少伏，答案不在电感，也不在输入电压，而在反馈脚上那两个电阻的比值。原理图的电源页把四条公式并排写了出来，用的是同一个模板：VOUT = (1 + R1/R2) × 0.6。0.6 是变换器内部误差放大器的基准电压，FB 引脚把输出经 R1、R2 分压后的中点送进误差放大器反相端，同相端接 0.6V 基准；环路收敛时两个输入端虚短，FB 被强行拉到 0.6V，于是VOUT × R2/(R1+R2) = 0.6，反解出来就是那条公式。

按这个思路把四个档位摊开，图上那些看起来零碎的数字就全对上了：

注意 0.8V 那一档的分压比只有 1.335，3.3V 是 5.52，5V 到了 8.41。这个比值不只决定电压，还决定了电阻误差被放大多少倍——这是后一节要算的事。另外每一档旁边的电感也不是随便挑的：2A 轨用 2.2µH/1.3A 的小封装，感值小、瞬态响应快、体积省；1A 轨用 4.7µH/1.4A 的大封装，靠更大的感值把纹波电流压下去。感值越大，同样的伏秒积下电流爬升越慢，纹波越小，代价是负载跳变时电流跟不上，所以高电流轨反而要往小感值走。

把这套关系写成脚本，可以顺手验证图上每一个电阻值是不是自洽，也方便改型时快速反推：

# 从原理图标注的分压电阻反推输出电压，并做 1% 精度下的最坏情况估算 RAILS = { # 轨名: (上分压 R1, 下分压 R2, 标称输出) "VCC_0V8": (40.2e3, 120e3, 0.8), "VCC_1V8": (200e3, 100e3, 1.8), "VCC_3V3": (150e3, 33.2e3, 3.3), "VCC_5V": (200e3, 27e3, 5.0), } VREF = 0.6 # DC-DC 内部基准电压 TOL = 0.01 # 分压电阻精度 1% for name, (r1, r2, nominal) in RAILS.items(): vout = (1 + r1 / r2) * VREF # 最坏情况：R1 偏大且 R2 偏小 -> 输出偏高；反向组合 -> 输出偏低 hi = (1 + r1 * (1 + TOL) / (r2 * (1 - TOL))) * VREF lo = (1 + r1 * (1 - TOL) / (r2 * (1 + TOL))) * VREF print(f"{name}: {vout:.3f}V 最坏 {lo:.3f}~{hi:.3f}V " f"相对标称 {100*(hi-nominal)/nominal:+.2f}%")

跑出来的关键不是那四个标称值，而是最后一列的偏差：0.8V 轨的最坏偏差只有约 ±0.6%，1.8V 轨约 ±1.4%，而 5V 轨能到 ±2.7%。同样是 1% 电阻，分压比越大，误差被乘得越狠。0.8V 是 SoC 的核心电压，通常只给 ±5% 的窗口，还要扣掉 DC-DC 自身的基准精度、负载调整率和纹波，所以这一档反而最“安全”恰恰是因为它的比值小——设计上是个巧合的好运气，但改型时如果照抄 5V 那套电阻比例去配一颗 0.9V 的核压，就会立刻翻车。

2.2 为什么反馈电阻必须是 1%，为什么 FB 上还要并一颗 22pF

图上的分压电阻几乎全带/1%后缀，原因上一节已经算出来了：输出误差约等于分压比乘以电阻误差。用 5% 电阻配 5V 轨，最坏偏差会到 ±13%，后级 LDO 和负载都受不了。1% 是成本和精度的折中点，再往上走 0.5% 和 0.1% 的价格是跳变的，而 5V 轨通常只给 USB 和外围供电，±3% 完全够用。

电阻阻值本身也有上下限。太小会让分压支路持续吃掉静态电流，轻载效率直接塌掉；太大则有两个麻烦：一是 FB 引脚的输入偏置电流会在高阻节点上产生额外压降，把输出抬高；二是高阻节点等效天线，开关节点和电感的近场耦合很容易灌进来，表现为输出上叠一层和开关频率同频的抖动。200K/100K 这一组在 1.8V 上对应的支路电流只有 6µA，同时节点阻抗还在几十 K 量级，是这个电压档里比较常见的折中。

那颗并在上分压电阻两端的 22pF 电容是另一个容易被忽略的细节。它在直流上不起作用，在中高频上却把上分压电阻旁路掉了，相当于给反馈网络人为注入一个零点，让误差放大器在负载跳变时更快看到输出变化，相位裕度也跟着改善。代价是容量一大，反馈环路在高频段的增益被抬得太狠，轻载或者输入电压突变时会出现过冲甚至振荡。22pF 配 200K，零点大致落在几十 kHz 量级，正好压在环路交越频率附近——这个值可以微调，但不要因为“想让它响应更快”就随手改成 100pF。

2.3 LDO 与 buck 的分工：300mA 的 AVDD_2V8 为什么不用开关电源

电源页上四条主轨都是开关变换器，唯独 AVDD_2V8 是一颗 LDO，限流 300mA。这不是画图的人偷懒，而是噪声预算算出来的结果。AVDD 供给的是 ADC 参考、CODEC 模拟部分这类电路，开关电源的输出纹波即使只有 10mV，落到 12bit ADC 上也相当于好几个 LSB 的误差，而且开关频率的谐波会在图像上表现为固定pattern的横纹，后期怎么调都调不掉。LDO 的电源抑制比在中低频段动辄 60dB 以上，代价是效率——从 3.3V 降到 2.8V，理论效率 85%，300mA 下多耗 0.15W，对一颗带金属外壳的模组来说完全能接受。

同样的逻辑在传感器页又出现了一次：传感器需要 AVDD2V8、DOVDD1V8、DVDD1V5 三路，图示里 1.5V 和 2.8V 各自挂了一颗独立的低压差线性稳压器，从 3.3V 和 1.8V 降下来。1.5V 从 1.8V 降，效率 83%，电流只有几十毫安，热耗可以忽略；换成开关电源省下的那点电，还不够补偿它带来的噪声和额外两颗电感电容的 BOM 成本。这里的取舍很直白：噪声敏感、电流小、压差小，就老老实实用 LDO；电流大、压差大、负载对纹波不敏感，才轮到开关电源。0.8V 核压是 1A 级别的负载，压差从 12V 一路降下来，用 LDO 会烧掉十几瓦，所以必须是多级 buck 逐级下压。

3. 去耦网络：为什么每个电源脚旁边都要蹲一颗 100nF

3.1 电容不是电容：从自谐振看 100nF 和 10uF 的分工

理想电容的阻抗随频率单调下降，真实电容却是一条 V 形曲线：低频段呈容性，阻抗随频率下降；过了自谐振点变成感性，阻抗反而随频率上升。自谐振频率由封装引入的等效串联电感决定，粗略估算f_SRF = 1/(2π√(L·C))。0402 封装的 100nF，寄生电感量级在 0.5nH，自谐振点大约 22MHz；0805 封装的 10µF，寄生电感 1nH 出头，自谐振点掉到 1.5MHz 附近。

这张表解释了一个反直觉的现象：为什么 10µF 不能替代 100nF。10µF 在 20MHz 以上早已是感性，阻抗随着频率一路往上爬，而 SoC 内核在 ns 级切换时产生的电流尖峰，频谱恰好落在这个区间。反过来，100nF 在 100kHz 这种低频段几乎没有储能能力，负载一次性跳变几百毫安时顶不住。所以一对电容不是冗余，是把 PDN 阻抗曲线在宽频段压平的最低配置。

3.2 滤波电容页为什么按电源域分组画，而不是按引脚顺序

翻到 T31_Filter-Capacitor 这一页，会发现它的组织方式和引脚页完全不同：VDD、VDDMEM、DDRVDD、VDDIO_D、DDRPLL_AVD18、DDRPLL_AVD08、PLL_VDDHV、MIPI_AVD18、MIPI_AVD08、USB_AVD33、USB_AVD18、CODEC_AVDD、ADC_AVDD，每一组各自排一列电容，旁边再配 10µF 或 4.7µF 的体电容。这一页还夹了一组按传感器球位标注的注释，比如某几个球位要 10µF+100nF、某几个球位 4.7µF+100nF、其余可 NC。

按域分组而不是按引脚序号排，是给 layout 看的。同一电源域的所有引脚在封装内部本来就连在同一片金属上，画图时把它们归成一组，布板的人就知道这一组要铺同一块铜皮、共用同一组过孔、从同一个点接进电源平面。如果按引脚顺序画，画出来是整齐的，但布板的人得自己在脑子里重新分组，一旦分错，就会出现某几个脚从平面远端取电、回流路径绕一大圈的经典问题。

而“某球位 10µF+100nF、某球位可 NC”这种差异化配置，背后是每个电源脚在芯片内部对应的电路不同：给 PLL 供电的脚对噪声最敏感，给 IO 供电的脚只关心瞬态，给 DDR 供电的脚还要考虑同步开关噪声。一刀切全上 10µF 会让成本失控，全上 100nF 又会在低频段留一个阻抗鼓包，所以必须按域给配方。

3.3 电容放远 10mm 等于没放：回路电感才是真正的敌人

假设一颗 100nF 电容放在离电源脚 10mm 的位置，走线宽 0.2mm，这段走线的寄生电感大约 10nH 量级，加上两个过孔各 1nH 出头。到 100MHz 时，这部分串联阻抗约2π×100M×12nH ≈ 7.5Ω，而 1.8V 轨在 5% 纹波、1A 瞬态下要求的目标阻抗只有 90mΩ 量级——差了将近两个数量级。也就是说，电容本身再好，被这段走线一隔，在这个频段上等于不存在。

所以好的 layout 会把 100nF 直接压在电源脚背面，过孔打在焊盘上或者紧贴焊盘，地过孔至少两个并联把回路电感减半。而 10µF 这类体电容反而可以放远一点，因为它负责的是低频段，几毫米的走线电感在它工作的频段上阻抗可以忽略。这个“小电容近、大电容远”的顺序不是经验口诀，是自谐振频率和目标频段一一对应推出来的结论。

注意：判断去耦是否合格，看的是 PDN 在关注频段的阻抗，不是数电容颗数。手上没有网络分析仪时，一个近场探头加频谱仪扫板面，找辐射热点，比盲目加电容有效得多。

4. 引脚复用：88 个脚怎么同时塞下 MIPI、DVP、RMII 和音频

4.1 Pinmux 的本质是一个 PAD 挂多套 IO 单元

QFN88 封装的 T31，物理引脚只有 88 个，但图上要引出的功能包括：12bit DVP、2-lane MIPI、RMII 十根线、三路 UART、两路 I2C、SPI/SFC、两路 SDIO、I2S、DMIC、PWM、ADC、USB、音频输入输出。这些加起来远超 88，唯一的解法就是引脚复用。

复用的实现方式是在每个 PAD 旁边并联多套 IO 单元：一套推挽输出、一套开漏、一套带上下拉的输入、一套差分驱动，再由一组配置寄存器决定哪一套接到 PAD 上。配置通常在启动早期由 bootloader 一次性写好，之后由驱动按需切换。这套机制省了引脚和封装成本，代价是同一时刻一个 PAD 只能有一个主人——这正是后面避坑章节里最容易出问题的地方。

从图上能读到几组典型的复用：

4.2 MIPI 两 lane 和 DVP 12bit 共脚之后，布线被绑住了

仔细看引脚表会发现一件很有意思的事：MIPI 的差分对并不是连续排列的，而是和数据线交错。第 24、25 脚是DVP_D5/MIPI_DATAN0和DVP_D4/MIPI_DATAP0，第 26、27 脚是DVP_D3/MIPI_CLKN和DVP_D2/MIPI_CLKP，第 28、29 脚是DVP_D1/MIPI_DATAN1和DVP_D0/MIPI_DATAP1。

这个排列方式意味着：如果板子只走 MIPI，那三对差分对恰好落在相邻引脚上，可以做成紧凑的等长差分走线；但如果这块板要同时兼容 DVP 和 MIPI 两种模组（做通用模组时非常常见），那 DVP 的 12 根单端线也得从这些脚上引出，差分对就被单端线夹在中间，走线难度陡增，等长和间距都难保证。图上还能看到 MIPI 的模拟电源单独给了MIPI_AVD08和MIPI_AVD18两路，就是为了让 D-PHY 的驱动级不受数字电源噪声污染——MIPI 的摆幅只有 200mV 量级，电源上几十毫伏的毛刺就足以把眼图糊掉。

实际做设计时的取舍是：要么牺牲兼容性换取信号质量，要么牺牲信号质量换取一套板子通吃。前者适合批量大的专用模组，后者适合打样阶段验证多种 sensor。图上这份设计显然是奔着后者去的，所以滤波电容页才会按 sensor 球位给出两套不同的电容配方。

4.3 RMII 的 50MHz 时钟、PHY 地址和“靠近 CPU”那条批注

以太网这一块，图上标了几个关键信息：RMII 模式、PHY 地址00000b、LED 模式 2，还有一条批注写着靠近 CPU 放置。

RMII 相比 MII 把数据线从 4bit 砍到 2bit，代价是时钟频率从 25MHz 翻到 50MHz。50MHz 意味着周期只有 20ns，扣除 PHY 和 MAC 两侧的建立保持时间之后，留给 PCB 走线的余量往往只有 2～3ns。按微带线约 6ps/mm 的传播延迟算，也就是几百 mil 的长度差就会把余量吃光。所以 RMII 的十根信号线要做等长，而且参考时钟GMAC_CLKOUT的走线要特别处理，通常要求单独包地、远离其它高速信号。

PHY 地址00000b是硬件地址，由 PHY 芯片的几个配置脚在上电复位时采样决定，MAC 侧靠这个地址在 MDIO 总线上寻址。一颗 MAC 挂多颗 PHY 时才需要区分地址，单 PHY 设计里通常直接接地拉到 0。图上把地址标出来，是提醒布板的人别把那几个配置脚误接成上拉，否则驱动里写死的地址就对不上，表现为 MDIO 读回来全是 0xFFFF。

变压器次级那几颗1000Ω/250mA的磁珠配 100nF 到地，是共模端接的常见做法：把差分对上的共模能量引到地，压制辐射，同时不至于影响差模信号。这个位置看起来和信号完整性无关，实际上过不了辐射测试时，第一个要回头检查的就是它。

4.4 传感器的三路电源，以及 SID 决定的那半个 I2C 地址

传感器页写得很清楚：AVDD2V8 供模拟、DOVDD1V8 供 IO、DVDD1V5 供数字核心，三路必须分开，因为模拟前端的信噪比直接决定成像质量，数字核心的开关噪声一旦串进模拟电源，暗部噪点立刻上来。三路的去耦配方也不一样，模拟侧通常是 10µF + 100nF 并联，数字侧 4.7µF + 100nF 就够。

同一页还有一行字值得单独拎出来：SID LOW: I2C Address = 0x30。I2C 从机地址的高 7 位由芯片内部固定，最低位由 SID 引脚在上电时采样决定。SID 接地就是 0x30，接高就是 0x31。这条信息对驱动的意义是：如果板子上挂了不止一颗 sensor，或者同一块板上要兼容不同批次的模组，地址可能不一样，驱动里不能写死，得先扫描总线。

另外两个控制信号PWDN和XSHUT也在这条链路上：一个控制掉电，一个控制复位释放。它们和 SoC 侧的SENSOR_RESET、MIPI_MCLK之间有严格的先后关系——时钟必须先稳定，复位才能释放，否则传感器内部 PLL 锁不上，出图是花屏或者干脆全黑。这个时序在原图里没有画成时序图，但引脚顺序和上下拉配置已经隐含了它。

5. 避坑排查：这份图示里五处容易翻车的细节

5.1 复位脚上那颗 1MΩ 不能省，可 NC 的电容别乱装

现象：样机小批量试产，个别板子上电后不启动，断电再上电又好了，或者必须手动短一下复位脚才能起来。

原因：图上在复位网络旁边写了三行备注——1Mohm must be Mounted、R15 and C26 can be NC、Use the built-in POR reset as default。这三句话是一套完整的策略：默认走芯片内置的上电复位，外部只保留 1MΩ 上拉保证复位脚在悬空状态下有确定电平。如果为了“更可靠”额外并一颗 100nF 甚至 1µF 的电容，复位释放沿被拉得很缓，芯片内部 POR 已经释放了，外部电容还压在低电平上，就会出现复位脉宽不够、启动失败。

解决：按图只装 1MΩ 上拉，C26 保持 NC；确实需要外部复位芯片时，把内部 POR 相关的配置一并改掉，不要两套机制并存。

5.2 调试串口一开，JTAG 就连不上

现象：用调试器能连上芯片，但串口日志一打开，调试器立刻掉线；或者反过来，串口始终没有输出。

原因：UART1_TXD和UART1_RXD分别和TCK、TMS复用在同一组 PAD 上（PB23/PB24）。pinmux 一旦把这两个脚配成 UART 功能，JTAG 的时钟和数据线就没了，调试器自然断连。很多人在启动脚本里早早把

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