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简介：面向FPGA与PCIe开发者的XDMA IP核中文学习笔记，围绕DMA/Bridge Subsystem for PCI Express v4.1，系统梳理PG195文档的核心内容，适合正在做XDMA驱动、AXI-MM/AXI-ST数据通路或PCIe桥接设计的工程师与高年级学生查漏补缺。笔记从XDMA构成与描述符机制讲起，覆盖BAR与AXI4-Lite主从配置、Legacy/MSI/MSI-X中断、H2C与C2H DMA流程、DMA操作细节、端口定义、寄存器空间以及时钟复位注意事项，并延伸到Vivado Example设计、仿真Test Bench和Linux驱动应用流程，条目式整理便于按章节对照原文。压缩包仅含1个PDF文件，约174KB，轻量便于离线阅读与检索。已有4221人学习，对初学者可建立整体框架，对已有项目者可快速定位端口、寄存器与配置调试要点。

1. XDMA 这张地图：三条数据通路先固定下来

学 DMA/Bridge Subsystem for PCI Express 最容易出问题的地方，就是一上来就啃寄存器手册：几百个偏移地址看下来，脑子里却还没有一张能指挥调试的地图。这份中文读书笔记覆盖 PG195 全部内容，梳理下来其实就三条数据通路：主机内存到 FPGA 的 H2C、FPGA 到主机内存的 C2H，以及绕过 DMA 引擎、由主机直接读写用户逻辑的 Bypass 与 AXI4-Lite 通道。这三条通路各自挂一组描述符、通道寄存器和中断矢量，横向再被「地址格式」和「中断聚合」两条线串起来。适合已经能跑通 PCIe 链路枚举、准备把 XDMA 接入自己逻辑的人；也适合复习阶段想快速定位「这个现象该查哪一组寄存器」的人。

2. 数据通路骨架：H2C/C2H、Bypass 与 MM/ST 的选型

XDMA 内部最多可以配置出 8 条独立的物理 DMA 引擎，4 条 H2C 加 4 条 C2H。这个数字要记牢，因为后面所有寄存器的 Channel 字段、中断矢量、状态接口位宽，都是围绕「最多 4+4」展开的。把数据通路想清楚了，看端口列表和寄存器列表就像看自己家户型图，不会迷路。

2.1 H2C 与 C2H 的方向感：别把 upstream/downstream 记反

H2C 是 Host to Card，数据从主机内存流向 FPGA；C2H 是 Card to Host，方向反过来。麻烦在于 PCIe 视角的 upstream/downstream 恰好和「谁发起」纠缠在一起：H2C 表现为对端的写请求，在 PCIe 拓扑里算下行；C2H 表现为读请求取回数据后写回主机，算上行。记混了不会立刻报错，但会在读性能计数器和分析延迟时得出完全相反的结论。

两条通路的硬件路径也要背下来，调试时靠它定位问题卡在哪一级：

H2C: PCIe RX -> PCIe IP -> RQ/RC -> H2C Channel -> AXI Write (MM 或 ST) -> User Logic C2H: User Logic -> AXI Read (MM 或 ST) -> C2H Channel -> RQ/RC -> PCIe IP -> PCIe TX 中断: User Logic -> IRQ Module -> PCIe IP -> Host

RQ/RC 是 Requester Request 和 Requester Completion，CQ/CC 是 Completer Request 和 Completer Completion。做配置访问时走的是 Cfg Master，也就是 AXI4-Lite Master 和 Slave 那一对，经 Bridge 接到 CQ/CC。这四种缩写在手册里高频出现，第一次读容易当成同义词，实际上 RQ/RC 是「我作为请求方发出去」，CQ/CC 是「我作为被请求方回应」，方向完全相反。

梳理下来会发现一个规律：所有带m_前缀的 AXI 接口都是 XDMA 主动发起，所有带s_前缀的都是外部主动打进 XDMA。H2C 用的是m_axis_h2c_*（写出去），C2H 用的是s_axis_c2h_*（外部写进来），这个命名不是随意的，它直接对应数据流的发起方，记接口名比记方向词可靠得多。

2.2 AXI4-MM 与 AXI4-ST 的取舍：共享还是独占

AXI4-MM 模式下，所有通道共享一条 AXI Master 接口，读写地址、数据、响应各有一组信号；AXI4-ST 模式下，每个通道拥有自己独立的 AXI4-Stream 接口，可以直接接到 RTL 逻辑模块上做流式处理。这个选择在 IP 配置阶段就要定下来，后期改配置等于重新生成整个设计，所以值得先想清楚。

判断标准其实很朴素：数据在 FPGA 侧是否需要落到一块可寻址的 memory 上。要按地址随机访问、要做 peer-to-peer、要让主机像读写内存一样访问板卡 DDR，选 MM。数据是连续的流、进来就进 FIFO 或流水线、不需要地址概念，选 ST。ST 的代价是描述符里有一半地址字段作废——H2C 流模式下描述符的目标地址不被使用，因为目标就是板卡里的一个 FIFO；C2H 流模式下源地址不被使用。省下来的地址位不是浪费，是换取每通道独立带宽的代价。

MM 模式还有个硬约束：只支持 INCR burst，地址递增，其他 burst 类型会直接触发 Slave Illegal Burst 中断。这是那种「不试一次根本想不到」的限制，写驱动或写测试激励时如果随手给了个 WRAP，波形上看到的是总线挂死，日志里看到的是一句莫名其妙的中断，很容易往错误方向排查。

2.3 两条非 DMA 通道：AXI4-Lite 与 Bypass 各管一段

很多人只记住 DMA，忽略了主机还有两种方式直接访问用户逻辑，而这恰恰是绝大多数量产设计里真正天天在用的路径。

第一条是 Cfg Master，也就是 AXI4-Lite Master 端口，固定 32 bit 位宽，用来读写用户逻辑里的配置寄存器和状态寄存器。它的定位很清楚：对访问速率没有要求，但对「确定性」有要求。中断使能、工作模式、版本号这类东西走它，比塞进 DMA 描述符里简单一百倍。

第二条是 AXI MM Master CQ Bypass 端口，位宽和 DMA 通道一致，用来做高带宽的用户 memory 访问，典型场景是 peer-to-peer 传输。它不经过 DMA 引擎，主机直接往 BAR 里写，请求就从M_AXI_BYPASS出去了，延迟比走描述符低一个量级。BAR 配置里那个PCIe to DMA Bypass选项就是给它开门的。

反向还有一条：AXI4-Lite Slave 接口，让用户逻辑反过来读写 XDMA 内部寄存器。这条通道在纯数据面设计里用得少，但在需要 FPGA 侧自主查询通道状态、或者在板卡上做自检逻辑时非常有用。

2.4 通道状态接口：8 个 bit 就是一份现场报告

每个通道都有一组 8 bit 状态输出，h2c_sts[7:0]和c2h_sts[7:0]，含义完全对称。这组信号的价值在于：它是纯硬件视角的，不依赖驱动、不依赖中断，仿真和在线调试时抓它最快。

调试时的用法是：先看 bit6，判断引擎到底启动没有；再看 bit0，判断是卡住还是在跑；如果 bit0 长期为 1 而描述符计数不涨，问题基本在描述符格式或地址对齐上，不在 PCIe 链路上。这个排查顺序能省掉大量来回。此外每个通道还有一组 Performance Monitor 寄存器，0xC0控制、0xC4/0xC8周期计数、0xCC/0xD0数据计数，用周期数除数据量就能算出实际带宽，比在主机侧用clock_gettime掐表准得多。

3. 描述符与传输参数：一次搬运的全部约定

DMA 搬运的实质是「驱动在主机内存里写好一张清单，硬件自己去取」。所以描述符格式、对齐规则、长度颗粒度这三件事只要有一件错，整条链路就是不通，而且报错信息往往指向别处。这一章是整份笔记里最容易反复回看的部分。

3.1 Descriptor 的 32 字节格式与 Magic 校验

一个描述符固定 8 个 32 bit 字，共 32 字节，字段排布如下：

/* XDMA 描述符格式，共 8 个 DWORD / 32 字节，字节序为小端 */ struct xdma_desc { uint32_t ctrl; /* [31:16] Magic=0xad4b, [15:14] Rsv, [13:8] Nxt_adj, [7:0] control */ uint32_t len; /* [27:0] 本描述符搬运的字节数，高 4 bit 保留 */ uint32_t src_lo; /* 源地址低 32 位 */ uint32_t src_hi; /* 源地址高 32 位 */ uint32_t dst_lo; /* 目标地址低 32 位 */ uint32_t dst_hi; /* 目标地址高 32 位 */ uint32_t nxt_lo; /* 下一个描述符地址低 32 位 */ uint32_t nxt_hi; /* 下一个描述符地址高 32 位 */ };

Magic固定为16'had4b，作用是让硬件验证驱动生成的描述符是不是可用。这个字段是排查「描述符明明写了却没反应」的第一现场：Magic 错了，硬件直接丢弃，不报错、不产生中断、状态位纹丝不动，看起来像引擎没启动。Nxt_adj是下一个描述符地址的相邻调整量，用来省掉每张描述符都写完整 64 位地址的开销。

control[7:0]里三个位必须记住：bit0 是 Stop，遇到就停止继续取描述符；bit1 是完成中断标识位，置位则这个描述符完成时产生中断；bit4 是 EOP（End of Packet），在 AXI-ST 模式下会映射成tlast，用来标记一个数据包的结尾。一个数据包可以跨多个描述符，包边界只由 EOP 决定，这一点在流模式设计里非常关键。

DMA 内部有一个Bit_width * 512深度的 FIFO 用来缓存已取的描述符。以 256 bit 位宽为例，就是 256 bit × 512 = 16 KB 的描述符预取空间。这个数值决定了描述符链能提前取多深，短包高并发场景下如果描述符链太短，硬件会频繁回头取，带宽上不去。

3.2 Descriptor Bypass 与 Poll 模式：两条绕开驱动的路

Descriptor Bypass 是每个通道独立的功能。使能后，描述符不再由主机驱动通过内存提供，而是由h2c_dsc_byp或c2h_dsc_byp总线从 FPGA 逻辑直接灌进去，源地址、目标地址、长度这些信息当场给定。它的价值在于摆脱「驱动写内存 → 硬件回读」这一轮往返，延迟可以压到极低，适合确定性要求高的场景。代价是 FPGA 侧要自己维护这套信息，软件不再掌握全貌。

Poll 模式解决的是另一个问题：不想用中断。每个 DMA 引擎都能把已完成描述符的数量写回主机内存的指定位置，驱动轮询这个位置就知道进度。需要同时设置ie_descriptor_completed和Pollmode_wb_enable，回写地址由Pollmode_hi_wb_addr和Pollmode_lo_wb_addr两个寄存器指定。这里有个常见的疏忽：只写了回写地址却没开中断使能位，回写不生效，轮询永远读到 0，然后怀疑是地址填错了。反过来只开中断不开 Poll 模式，那就是老老实实走中断，也没问题，怕的是两个都想用但只配了一半。

3.3 位宽、地址对齐与 Length Granularity

对齐规则本身很好背：地址的低位必须全零，零的个数由位宽决定。但「地址对齐」和「长度颗粒度」是两套规则，混在一起记就会出错。

地址对齐的要求是「源地址和目标地址同时满足」，不是随便哪个对齐就行。主机侧malloc出来的缓冲区天然不保证这个对齐，所以驱动里通常要单独分配对齐内存，或者用页对齐的缓冲区再手动偏移。这一条在 x86 上跑得通、换到别的平台突然失败，八成就是缓冲区对齐背了锅。

Length Granularity 只对 AXI-ST 流数据有意义，而且要注意它约束的是长度而不是地址。流模式下没有地址概念，硬件只关心「这一拍搬多少字节、边界在哪」，所以长度必须是位宽对应字节数的整数倍。MM 模式下长度按字节算，没有这个整除约束。

3.4 AXI-ST 下的 EOP 与 C2H 写回格式

流模式的两端行为不对称，这是设计时最容易想当然的地方。

H2C 流：数据从描述符指定的源地址读出来，目标地址字段不被使用，因为目标就是板卡内的 FIFO。EOP 置位时m_axis_h2c_tlast拉高，标记包结束。

C2H 流：数据被写到主机指定的目标地址，源地址字段不被使用。每完成一个描述符，通道会把一段写回信息写到指定的 writeback 地址，格式是两个 DWORD：

/* C2H 流模式的写回信息，共 8 字节，驱动靠 Magic 判断有效性 */ struct c2h_wb { uint32_t w0; /* [31:16] WB Magic=0x52b4, [15:1] Rsv, [0] Status(bit0 = EOP) */ uint32_t w1; /* [31:0] 本次传输完成的长度，单位字节 */ };

WB Magic固定16'h52b4，和描述符的0xad4b是两套不同的魔数，别串了。写回机制的意义是让驱动不必去翻硬件内部状态就能知道「搬了多少、包结束没有」，在高吞吐场景下比中断更轻。

还有一个硬性要求：C2H 数据流的长度必须始终是 64 字节的整数倍。这条限制和 PCIe 的 Max Payload Size 相关，不是随便定的。长度没凑齐 64 的倍数，硬件行为不可预期，轻则最后一包数据错位，重则通道卡死。

3.5 奇偶校验：两个开关和一组 tuser

奇偶校验功能在 IP 配置里有两个独立开关：Check Parity 和 Propagate Parity。使能后，奇偶校验信息在 AXI 接口上随数据一起传递，由用户侧的 AXI 接口负责校验和生成。校验位总数是DATA_WIDTH/8，也就是每字节一位。

承载位置按接口类型分：AXI-ST 走*_tuser端口，AXI-MM 走*_ruser和*_wuser端口。端口列表里那些标注「只在 Propagate Parity 模式下使能」的引脚，就是这些。

实际项目里用不用它，取决于链路可靠性要求。数据中心内部短距链路通常不开，省下布线资源和时序余量；长距、背板、或者对静默数据损坏零容忍的场景才开。开关打开但用户逻辑没有真正处理 tuser，等于白开，还多占了位宽——这是配置阶段很容易漏掉的一致性检查。

4. 寄存器空间与中断：地址怎么算，中断怎么清

XDMA 的寄存器空间不是平铺的一大片，而是一个精心切分的三段式结构。理解了切分规则，几百个偏移地址就退化成了「查表 + 拼装」两步操作，不需要死记。

4.1 PCIe to DMA 地址格式：Target、Channel、Offset 三段式

BAR 空间内的地址被切成三段：bit31:16 保留，bit15:12 是 Target，bit11:8 是 Channel，bit7:0 是 Byte Offset。Target 决定访问哪一类寄存器块：

Channel 字段的每一位分别对应 H2C Channel、C2H Channel、H2C SGDMA、C2H SGDMA 这四类目标里的通道号。手册后文只给出 Byte Offset 部分，就是因为高位可以按这个规则拼出来。手算两次之后就该写进代码：

/* 拼装 XDMA 寄存器在 BAR 内的偏移：Target<<12 | Channel<<8 | ByteOffset */ #define XDMA_REG(target, ch, off) (((target) << 12) | ((ch) << 8) | (off)) uint32_t h2c0_ctrl = XDMA_REG(0x0, 0, 0x04); /* 结果 0x0004，启动 H2C 通道 0 */ uint32_t c2h0_ctrl = XDMA_REG(0x1, 0, 0x04); /* 结果 0x1004，启动 C2H 通道 0 */ uint32_t irq_ch_en = XDMA_REG(0x2, 0, 0x10); /* 结果 0x2010，通道中断总使能 */ uint32_t irq_ch_req = XDMA_REG(0x2, 0, 0x44); /* 结果 0x2044，判断哪个通道中断 */

这三个结果和驱动流程里出现的0x0004、0x1004、0x2010、0x2044完全对得上，说明这个拼装公式是可以直接拿来用的，不必逐条背偏移。需要提醒的是0x2010这类地址里 Channel 字段为 0，因为它作用在整个 IRQ Block 上而非某个通道，别误以为它只管通道 0。

4.2 H2C/C2H 通道寄存器组：两份高度对称的表

H2C 和 C2H 的通道寄存器布局几乎一模一样，把一份记住，另一份换个 Target 就行：

注意0x40和0x44是同一个 Status 的两个字，0x04/0x08/0x0C同理，说明这些字段是 32 位以上或者分段落语义。真正要害的是0x44的读清特性：读完就清零，所以判断状态必须在一次读里完成，不能「先读一次看看有没有事，再读一次取数值」。第二次读到的永远是 0，然后得出「没有完成」的错误结论——这是调试现场反复出现的错误。

4.3 三类中断的差异：一个 ack 时序决定生死

XDMA 支持 Legacy Interrupts、MSI、MSI-X 三类。选择在 IP 配置里做，但三类中断在协议行为上的差异必须在驱动里体现，配置换了驱动不改就会出问题。

Legacy 中断的关键在握手时序。usr_irq_req拉高后必须保持，直到usr_irq_ack拉高；而usr_irq_req撤销之后不能立刻重新拉高，必须等到usr_irq_ack第二次拉高才行。原因很实在：主机有中断响应时间，第二次 ack 表示主机已经从中断服务程序里退出，可以接收新中断了。用户逻辑通常需要一个可由主机读写清零的寄存器来获知「主机什么时候处理完了」。

MSI 和 MSI-X 没有这个约束。usr_irq_req撤销后可以直接重新拉高，不需要等第二次 ack。因为消息型中断本身是带数据的写事务，不存在电平保持的问题。这解释了为什么新设计几乎都选 MSI-X：不是为了性能，是为了省掉那个两次握手的时序模块。

MSI-X 模式下使用用户中断还有一个细节：需要在 IRQ Block User Vector Number 寄存器里为每一个用户中断编程不同的矢量号，但所有矢量号共用一个 ack 信号，有且只有一个。也就是说多路用户中断在 FPGA 侧看起来是共用一根 ack 线的，用户逻辑要自己按矢量号分发。IRQ Block 的寄存器分布是：0x04/0x08/0x0C用户中断使能掩码，0x10/0x14/0x18通道中断使能掩码，0x40用户中断请求，0x44通道中断请求，0x48/0x4C挂起状态，0x80起的用户矢量号和0xA0起的通道矢量号。另外要记住 AXI Bridge 和 AXI DMA 是共享这批中断寄存器的，混合使用时中断源的判定要更仔细。

4.4 Config Block 与 SGDMA：那些平时不看、出问题才想起的寄存器

Config Block（Target0x3）管的是链路和事务层参数：0x04BusDev、0x08PCIe Max Payload Size、0x0CPCIe Max Read Request Size、0x10System ID、0x14MSI Enable、0x18PCIe Data Width、0x1CPCIe Control、0x40/0x44用户侧侧的 MPS 与 MRRS、0x60Write Flush Timeout。

其中 Write Flush Timeout 值得单独留意：它决定写事务在什么条件下被判定为完成并向前推进，超时值设置不当会在高负载下表现为「数据没到、状态说完成」。带宽上不去的时候，很多人会去查 DMA 通道，实际上瓶颈在 MPS 和 MRRS，调整这两个值比优化描述符链更立竿见影。

SGDMA 那三组寄存器（0x4、0x5、0x6）服务于描述符的链式获取：0x80/0x84是描述符地址高低位，0x88是相邻调整量，0x8C是描述符信用额度。信用额度这个字段容易被忽略，它决定了硬件能预取多少张描述符，链太浅时硬件反复回头取，吞吐受限。

4.5 一次完整传输的寄存器动作序列

把上面这些拼起来，一次 H2C 传输在寄存器层面的动作顺序是固定的，照着走基本不会错：

# H2C 传输的寄存器动作序列（偏移均相对 BAR，通道号以 0 为例） # 1. 使能通道中断与全局通道中断 write 0x0090 0x1 # H2C 通道 0 中断使能掩码 write 0x2010 0x1 # IRQ Block 通道中断总使能 # 2. 写描述符链首地址与链长 write 0x4080 <desc_addr_lo> write 0x4084 <desc_addr_hi> write 0x4088 <desc_count> # 3. 启动引擎 write 0x0004 0x1 # 4. 传输结束后在中断里清理 read 0x2044 # 判断是哪个通道产生的中断 write 0x2018 0x1 # 屏蔽对应通道中断 read 0x0044 # 读 Status，该操作会清 Status read 0x0048 # 已完成描述符数量，与预期比较 write 0x0004 0x0 # 停止引擎 write 0x2014 0x1 # 为下次传输重新放开中断

C2H 的流程完全对称，只是把0x00xx换成0x10xx，把0x4080/0x4084/0x4088换成0x5080/0x5084/0x5088，把0x0044/0x0048换成0x1044/0x1048，把0x0004换成0x1004。这个对称性在写驱动时非常好用：一份代码模板，通道方向用一个基数偏移参数化就够了。

序列里有几个顺序不能换。必须先写描述符地址再启动引擎，反过来的话引擎启动时找不到描述符，会立刻走空转然后停住。中断清理里必须先读0x2044判断来源，再写0x2018屏蔽，因为0x2014是全局使能、0x2018是通道级屏蔽，两个的粒度不同，混淆了会出现「清了一个通道的中断，另一个通道也哑了」。

5. 易错点：XDMA 调试里最容易出错的地方的五件事

这一章按「协议格式类」和「寄存器语义类」两组整理。这两组错误的共同特征是：不报错、不中断、状态位看着正常，但数据和预期对不上，属于典型的无提示故障。

5.1 协议与格式类：不报错但数据就是不对

• 只支持 INCR burst。容易忽略的原因是 AXI 协议本身允许 FIXED 和 WRAP，写测试平台时随手给一个 WRAP 看上去完全合法。实际一旦发出非 INCR 类型，会直接触发 Slave Illegal Burst 中断，总线停在那里。补法是在 IP 集成阶段就把其他 burst 类型从激励里排除，或者在上游加一个协议检查器，把非 INCR 拦在 XDMA 之前。

• C2H 流长度必须 64 字节整数倍。容易忽略是因为 H2C 方向没有这个限制，同一个测试用例改个方向就复现不了。补法是在驱动里对 C2H 的传输长度做一次向上取整，同时把实际有效长度单独记录，回传给应用层时用它而不是用取整后的长度。

• 地址对齐和长度颗粒度是两套规则。容易忽略是因为两者都表现为「低位必须为零」，看表格时一眼扫过去以为是一件事。区别在于地址对齐是 MM 和 ST 都要求，长度颗粒度只约束 ST 的长度字段。补法是记住一句话：地址对齐看位宽的字节数，长度颗粒度只看流模式。

5.2 寄存器语义类：读一次和读两次结果不同

• Status 寄存器是读清的。容易忽略是因为绝大多数外设的状态寄存器是读不清的，肌肉记忆害人。0x0044、0x1044一读就清零，如果调试代码里加了一行 printf 打印状态值，那一行打印就把状态吃掉了，后面的判断读到 0。补法很直接：状态值先存到局部变量，后续所有判断都用这个变量，绝不对硬件寄存器读第二遍。

• Legacy 中断的 ack 要等第二次。容易忽略是因为 MSI/MSI-X 没有这个约束，而新设计默认用 MSI-X，等到要兼容老平台切回 Legacy 时才暴露。表现是中断丢失或者中断风暴，看起来像驱动问题。补法是把「req 撤销后等第二次 ack 才能重新拉高」写进用户逻辑的状态机，并且用仿真专门测一遍连续两次中断的间隔。

• MSI-X 多用户中断共用一个 ack。容易忽略是因为「每个用户中断编程不同矢量号」听起来像是每路独立，实际 ack 只有一根。补法是在用户逻辑里靠矢量号做分发，而不是靠 ack 的边沿数量，ack 只是「主机处理完了」的全局信号。

还有一条不在上面两组里，但同样高频：Poll 模式必须同时置ie_descriptor_completed和Pollmode_wb_enable，并且回写地址高低位都要写。只配一半的现象是轮询读到的永远是 0，然后一头扎进地址计算里排查半天。这种「两个开关必须同时开」的设计在 XDMA 里出现不止一次，配置阶段养成逐项对照的习惯，比事后猜要快得多。

6. 复习清单：从 IP 配置到驱动的查漏补缺路径

复习这类偏底层的 IP，最有用的不是把手册再读一遍，而是拿一张检查表从头走一遍，卡在哪一格就补哪一格。下面这张表按设计流程排，从配置到驱动层层往下，每一格都对应一个具体的验证动作。

表里最值得反复走的是「描述符」和「中断」两行。描述符错了一切免谈，而中断错的表现最像软件 bug，实际根子在硬件时序上。我自己的习惯是每次新设计上板，先不接用户逻辑，用 Example Design 跑一遍 AXI4-MM 和 AXI4-ST 两种模式，确认基础通路和中断都通，再接自己的逻辑——这一步多花半天，后面能省好几天。

仿真环节也别跳。AXI4-MM 和 AXI4-ST 各有一套默认 Example Design，Test Bench 里也有对应的仿真流程，先跑通默认用例再改，比从零写激励快得多。测的时候至少覆盖三个用例：单描述符短包、多描述符长链、以及故意构造一个对齐错误的负向用例。负向用例的价值在于确认「错误确实被报出来了」，而不是被静默吞掉。

驱动侧最后收一遍：H2C 和 C2H 的流程完全对称，把通道基址参数化，一份代码两处用；中断处理里先读0x2044判源、再读 Status 存变量、再比完成计数、最后停引擎放中断。这套顺序写顺了，后面换平台只是改几个偏移。

有一次我在一个跨平台系统上排查了整整两天，现象是偶发丢中断，日志干净得没有线索，最后发现是切回 Legacy 中断后用户逻辑没等第二次 ack 就重新拉 req，硬件把后面那次请求当成噪声丢了。从那以后我每次改中断模式，都强制走一遍「连发两次、看第二次有没有丢」的仿真，不管改的只是配置还是只动了驱动。希望帮到你。

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