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简介：本资源是一套面向FPGA工程师与嵌入式网络开发者的以太网PHY底层驱动参考实现，聚焦于FPGA直接控制物理层芯片的核心场景，解决无MAC IP核或需深度定制PHY时序与寄存器配置的工程难题。代码以AR8031 PHY芯片为基准设计，涵盖初始化、自协商、链路状态监控及MII/RMII接口时序逻辑，适配Altera EP3C40系列FPGA，其他PHY芯片可通过修改寄存器地址与配置序列快速移植。压缩包共2000个文件，主体为896个.cdb（编译数据库）、893个.hdb（硬件描述数据库）和315个.v（Verilog源码），辅以.tcl脚本、.qsf约束文件、.sof编程文件及.readme说明文档，结构完整，便于工程导入与模块化调试。资源包大小19.88MB，目录组织清晰，含DDIO输入/输出/发送等关键接口封装（如ddio_in.bsf、ddio_txd.bsf），已获1896人学习下载，是深入理解FPGA-以太网物理层协同设计的高价值实践素材。

1. FPGA直驱PHY不是“绕过MAC”：AR8031裸连实战中，时序比协议更致命

你手头有一颗AR8031以太网PHY芯片，FPGA开发板上空着RGMII接口，文档里写着“支持无MAC直连”，但一上电就Link Down、眼图毛刺、CRC错误率飙升——这不是PHY坏了，也不是FPGA写错了状态机，而是你把“物理层驱动”当成了“寄存器配置搬运工”。这份参考代码不是教你怎么读写MDIO，而是把AR8031真正当成FPGA的一个高速外设来驯服：它固化了RGMII时序对齐的相位补偿逻辑，内置了PHY复位后等待PLL锁定的精确计数器，甚至把AR8031特有的“Auto-Negotiation强制重协商失败后锁死速率”的玄学行为，用状态机硬扛下来。适合正在做嵌入式网络边缘节点、工业实时通信网关、或需要极低延迟以太网通道的FPGA工程师；不适合只想抄个MDIO初始化序列就跑通ping的初学者——这里没有“自动协商成功”的安慰提示，只有示波器探针下真实的TX_CLK边沿与TXD建立时间（setup time）是否满足0.8ns的生死线。

2. AR8031与FPGA直连的本质：为什么必须放弃“标准RGMII时序模型”

2.1 RGMII不是“即插即用”的并行总线：AR8031的时序偏移特性

RGMII v2.0规范定义了TX_CLK与TXD之间的理想相位关系：TXD在TX_CLK上升沿采样，且要求TXD在上升沿前至少1.5ns稳定（setup），下降沿后至少0.5ns保持（hold）。但AR8031在不同温度、电压、PCB走线长度下，其内部TX_CLK驱动器与TXD输出缓冲器的传播延迟差（skew）实测可达±120ps。这意味着：

• 若FPGA直接按理想相位生成TX_CLK，实际到达PHY管脚时，TXD可能已处于亚稳态窗口；
• 更致命的是，AR8031的RX_CLK由PHY内部PLL从RXD恢复，其相位抖动（jitter）在100Mbps下高达35ps RMS，在1Gbps下逼近70ps——FPGA若用该RX_CLK直接采样RXD，不加相位校准，误码率必然超标。

提示：这份参考代码不依赖FPGA厂商IP核的“RGMII PHY Interface”封装，因为其内部时序约束是静态的，无法动态适配AR8031实测skew。我们改用IDELAYE2+ISERDESE2原语级控制，把时序校准做成可调参数。

2.2 MDIO配置只是起点：AR8031的4个关键寄存器必须手动干预

AR8031的默认上电配置并不适配FPGA直驱场景。以下寄存器必须在PHY复位后、Link Up前完成写入（非标准MDIO序列，需严格遵循时序）：

# 参考代码中MDIO写操作的Verilog片段（简化示意） // 注意：AR8031要求MDIO写入后必须等待至少2us再读取确认 always @(posedge clk_25m) begin if (mdio_wr_en && !mdio_busy) begin mdio_din <= {1'b1, wr_addr[4:0], 2'b10, wr_data[15:0]}; // MDIO写帧格式 mdio_wr_strobe <= 1'b1; mdio_busy <= 1'b1; wr_timer <= 1000; // 2us @25MHz = 50 cycles，实际代码用计数器 end end

逻辑说明：这段代码规避了常见误区——用FPGA通用MDIO IP核的“写完即读”逻辑。AR8031手册明确要求：写入Control Register（0x00）后，必须等待≥2μs才能读取Status Register（0x01）确认Link状态，否则返回值无效。wr_timer计数器确保硬件级延时，而非依赖软件轮询。

2.3 FPGA侧RGMII接口的三重校准机制

参考代码在FPGA端构建了三层时序校准环路：

1. TX路径校准：用IDELAYE2对TXD各bit独立延时，通过扫描IDELAY tap值（0~31），找到使TXD在TX_CLK上升沿前后建立/保持时间均最大的tap组合；
2. RX路径校准：用ISERDESE2的BITSLIP功能对RXD进行相位滑动，配合RX_CLK的IDELAYE2微调，找到眼图张开度最大的采样点；
3. 动态补偿：每10秒触发一次校准流程，读取AR8031的0x1e寄存器（RGMII Status）中的RX_ER计数，若连续3次>5，则启动新一轮RX路径校准。

// RX校准状态机核心节选（ISE/ Vivado兼容） localparam CAL_STATE_IDLE = 2'b00; localparam CAL_STATE_BITSLIP = 2'b01; localparam CAL_STATE_DELAY_ADJ = 2'b10; always @(posedge clk_125m) begin case (cal_state) CAL_STATE_IDLE: begin if (cal_trigger) begin bitslip_cnt <= 0; delay_tap <= 16; // 初始IDELAY tap cal_state <= CAL_STATE_BITSLIP; end end CAL_STATE_BITSLIP: begin if (bitslip_cnt < 8) begin iserdes_bitslip <= ~iserdes_bitslip; // 翻转BITSLIP信号 bitslip_cnt <= bitslip_cnt + 1; end else begin cal_state <= CAL_STATE_DELAY_ADJ; end end CAL_STATE_DELAY_ADJ: begin if (delay_tap > 0 && delay_tap < 31) begin idelay_tap <= delay_tap; delay_tap <= delay_tap + 1; end end endcase end

参数说明：clk_125m是FPGA内部生成的125MHz时钟，用于驱动RGMII RX逻辑；iserdes_bitslip信号连接至ISERDESE2的BITSLIP端口，每次翻转使采样相位移动1个UI（0.8ns）；idelay_tap控制IDELAYE2的延时量，每tap≈78ps（Virtex-7实测），覆盖±1.2ns调节范围。此设计避免了“一次性校准后永久使用”的风险——温度漂移会导致最佳tap偏移2~3个单位。

3. 避坑：AR8031直驱FPGA的5个血泪现场

3.1 现象：PHY上电后LED常亮但Link始终Down，MDIO读0x01返回0x7800

原因：AR8031的复位引脚（RESET_N）必须满足“低电平持续≥10ms，且上升沿后等待≥20ms再访问MDIO”。常见错误是FPGA复位释放后立即拉高RESET_N，或未用RC电路保证复位脉宽。
解决：在FPGA内建复位同步器，用25MHz时钟计数400,000周期（16ms）确保RESET_N低电平时间；RESET_N拉高后，再用独立计数器延时25ms才使能MDIO控制器。

3.2 现象：1000Mbps Link Up，但发送大包（>1500字节）时频繁出现FCS错误

原因：AR8031的RGMII TX路径在1G模式下，要求TX_CLK与TXD的skew控制在±50ps内，而PCB设计未做等长处理（TXD0~7与TX_CLK走线长度差>3mm）。
解决：在FPGA代码中启用0x10寄存器的TX Delay（bit0=1），并配合IDELAYE2对TX_CLK反向延时，实测将skew从110ps压缩至35ps。同时检查PCB叠层，确保RGMII走线在内层，参考平面完整。

3.3 现象：环境温度升高至60℃后，Link随机Down，MDIO读0x01显示Auto-Neg Complete=0

原因：AR8031在高温下PLL锁定时间延长，而FPGA侧等待PLL Ready的计数器（默认2^16 cycles @125MHz ≈ 0.5ms）不足。
解决：将PLL锁定等待计数器扩展至2^18 cycles（2ms），并在代码中添加温度传感器接口（如I2C读取本地温度），动态调整等待阈值：T<40℃用0.5ms，40℃≤T<65℃用1.2ms，T≥65℃用2ms。

3.4 现象：FPGA接收数据正确，但发送到PC的数据包被截断（仅前64字节）

原因：AR8031的TX FIFO深度为2KB，当FPGA突发发送超过FIFO容量时，未置位TX_EN信号的“流控”机制，导致后续数据被丢弃。
解决：在FPGA TX逻辑中增加FIFO水位监测，当TX_FIFO_USED > 1.5KB时，拉低TX_EN并暂停发送，待水位降至1KB以下再恢复。参考代码中该逻辑集成在rgmii_tx_arbiter模块。

3.5 现象：使用不同品牌网线时，Link稳定性差异极大（Cat5e正常，Cat6a偶发Down）

原因：AR8031的RX灵敏度在1G模式下为-12dBm，而Cat6a线缆在100m长度下高频衰减更大，导致PHY接收信号幅度低于门限。
解决：修改AR8031的0x1c寄存器（RX Amplifier Control），将RX增益从默认0x0000（0dB）提升至0x0003（6dB），同时监控0x1e寄存器的RX_ER计数，若>100则触发告警而非断链。

4. 从寄存器配置到眼图优化：AR8031直驱的完整验证链

4.1 分阶段验证法：拒绝“全链路一把梭”

AR8031直驱FPGA的验证必须分四阶段推进，跳过任一阶段都会掩盖底层时序缺陷：

1. PHY基础通信验证：用逻辑分析仪抓MDIO波形，确认0x00、0x10、0x19寄存器写入值与预期一致，且0x01寄存器Link Status位（bit2）在10秒内置1；
2. RGMII TX路径验证：用示波器测量TX_CLK与TXD0的边沿差，要求建立时间≥0.8ns、保持时间≥0.3ns；
3. RGMII RX路径验证：用FPGA内部ILA核捕获RXD采样值，运行rx_eye_scan测试模式，生成眼图，要求水平张开度≥0.6UI；
4. 压力流量验证：用PC发送64/512/1500字节UDP包，持续1小时，统计FCS错误率（应<1e-12）、丢包率（应=0）。

注意：阶段2和3必须在PCB焊接完成、回流焊冷却至室温后进行，高温测试板会因焊点应力改变skew。

4.2 眼图扫描的FPGA实现：用ISERDESE2的隐藏能力

AR8031本身不支持眼图扫描，但FPGA可通过ISERDESE2的“Pattern Checker”模式间接实现。参考代码中rx_eye_scanner模块工作流程：

• 将ISERDESE2配置为DDR模式，CLKDIV接125MHz，CLK接250MHz；
• 用250MHz时钟在RXD每个UI内采样8次（即每125ps采一次），共采集16个UI（12.8ns）；
• 对每个采样点统计“高电平占比”，生成16×8的矩阵，即眼图灰度图；
• 通过JTAG将矩阵数据导出，用Python脚本渲染为PNG。

# eye_plot.py：将FPGA导出的眼图数据转为图像 import numpy as np import matplotlib.pyplot as plt # 假设data.bin是FPGA导出的128字节（16×8）二进制数据 with open("data.bin", "rb") as f: raw = np.frombuffer(f.read(), dtype=np.uint8) eye_matrix = raw.reshape((16, 8)) # 16 UI × 8 samples/UI plt.imshow(eye_matrix, cmap='gray', aspect='auto') plt.xlabel('Sample Index (0-7)') plt.ylabel('UI Index (0-15)') plt.title('AR8031 RX Eye Diagram @ 1Gbps') plt.savefig('eye_diagram.png', dpi=300)

关键参数：eye_matrix[i][j]表示第i个UI内第j个采样点的高电平出现概率（0~100%），数值越接近50%说明该点越接近眼图中心。实测中，若任意点概率<20%或>80%，即判定该UI存在闭合风险。

4.3 流量压力测试的自动化脚本

为避免人工ping包的偶然性，参考代码配套stress_test.py，实现全自动流量注入：

• 使用Scapy构造64/512/1500字节UDP包，源MAC为FPGA固定地址（00:11:22:33:44:55）；
• 每种包长发送10000个，间隔10ms，记录每个包的ICMP Echo Reply延迟；
• 统计延迟分布、FCS错误包数量（通过Wireshark过滤eth.fcs_bad == 1）；
• 生成HTML报告，包含延迟直方图、错误率趋势图。

# 运行命令（需提前安装scapy、tshark） python stress_test.py --interface eth0 --dst_ip 192.168.1.100 --packet_sizes 64 512 1500 --count 10000

参数说明：--interface指定PC网卡名；--dst_ip为FPGA分配的IP（需在FPGA代码中固化）；--packet_sizes支持多尺寸并发测试；脚本自动调用tshark -Y "eth.fcs_bad" -r capture.pcap提取错误包。

5. 调试工具链整合：把ILA、MDIO Analyzer、眼图扫描打包成一键入口

5.1 FPGA内部调试资源的协同调度

参考代码将三大调试模块（ILA、MDIO Analyzer、Eye Scanner）集成到同一JTAG链，通过AXI-Lite总线统一寻址，避免反复烧录bit文件：

• ILA核监控rgmii_rx_valid,rgmii_rx_data,rgmii_tx_ready信号；
• MDIO Analyzer模块实时解析MDIO总线波形，解码寄存器读写序列；
• Eye Scanner模块在后台运行，每5秒更新一次眼图数据缓存。

// axi_lite_top.v 中的地址映射（精简） assign s_axi_araddr_int = s_axi_araddr[11:0]; // 12-bit address always @(*) begin case (s_axi_araddr_int) 12'h000: rdata = ila_status; // ILA状态寄存器 12'h004: rdata = ila_trig_cnt; // 触发计数器 12'h100: rdata = mdio_cmd; // MDIO当前命令 12'h104: rdata = mdio_data; // MDIO读取数据 12'h200: rdata = eye_data[15:0]; // 眼图第0行数据 12'h204: rdata = eye_data[31:16]; // 眼图第1行数据 default: rdata = 32'h0; endcase end

逻辑说明：s_axi_araddr[11:0]作为片内地址总线，12'h000~12'h0FF分配给ILA，12'h100~12'h1FF给MDIO Analyzer，12'h200~12'h2FF给Eye Scanner。上位机通过AXI-Lite读写这些地址，即可实时获取各模块状态，无需切换Vivado Hardware Manager界面。

5.2 上位机GUI：用Python+PyQt5构建轻量调试面板

参考代码附带debug_gui.py，提供图形化操作界面：

• 左侧树状菜单：选择“PHY Register View”可读写任意AR8031寄存器；
• 中部波形区：实时显示ILA捕获的RGMII信号（支持缩放、光标测量）；
• 右侧眼图区：动态刷新eye_diagram.png，点击“Scan Now”触发新一轮扫描；
• 底部状态栏：显示Link状态、当前温度、FCS错误计数。

# debug_gui.py 核心逻辑（PyQt5） class DebugWindow(QMainWindow): def __init__(self): super().__init__() self.axilite = AXI_Lite_Interface() # 自定义JTAG通信类 self.init_ui() self.timer = QTimer() self.timer.timeout.connect(self.update_all) self.timer.start(500) # 每500ms刷新一次 def update_all(self): # 并行更新ILA、MDIO、Eye数据 self.ila_data = self.axilite.read_range(0x000, 0x0FF) self.mdio_reg = self.axilite.read(0x100) self.eye_img = QPixmap("eye_diagram.png") self.eye_label.setPixmap(self.eye_img.scaled(400, 300))

使用技巧：GUI启动后，先点击“Reset PHY”按钮执行硬件复位，再点“Init Registers”加载预设配置，最后点“Start Eye Scan”开始眼图采集。所有操作均有日志输出到文本框，便于追溯。

5.3 最终验证：用真实交换机替代PC进行跨设备联调

实验室常用PC直连FPGA测试Link，但这掩盖了AR8031在真实网络中的兼容性问题。参考代码推荐最终验证步骤：

1. 将FPGA开发板、商用千兆交换机（如某品牌L2交换机）、PC三者组网；
2. PC配置静态IP 192.168.1.10，FPGA固化IP 192.168.1.100；
3. 在交换机CLI中执行show interfaces status，确认FPGA端口显示connected, 1000Mbps, full-duplex；
4. 从PC向FPGA发送ping -f -l 1472 192.168.1.100（DF标志置位，MTU=1500），持续10分钟；
5. 同时在交换机端镜像该端口流量，用Wireshark分析是否存在TCP Retransmission或Duplicate ACK。

提示：若交换机端看到大量重传，大概率是FPGA的TX_EN时序未对齐——AR8031要求TX_EN必须在TXD有效前至少2ns置位，且持续时间≥10ns。参考代码中rgmii_tx_fsm模块对此有严格约束。

从那以后我每次调试AR8031直驱项目，都强制走一遍这四步验证链：先用示波器钉死TX时序，再用ILA看RX采样点，接着跑眼图扫描找闭合点，最后扔进真实交换机里泡一小时。少走一步，后面三天都在猜是PHY坏了还是FPGA写错了。希望帮到你。

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