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1. 从标题拆解 PLFM_RADAR 到底在做什么

第一次看到 “PLFM_RADAR” 这个标题，很多人会愣一下：PLFM 是什么？和常见的 FMCW、脉冲多普勒雷达有什么区别？其实把词拆开就清楚了——P 代表 Pulse，L 代表 Linear，F 代表 Frequency，M 代表 Modulation，合起来就是脉冲线性调频，也就是常说的“脉内线性调频、脉间脉冲串”体制。RADAR 不用多解释，就是雷达。所以这个项目的本质，是做一套脉冲线性调频雷达的信号处理与控制系统，而热搜词里同时出现了 phased array（相控阵）、FPGA、STM32，基本可以判断这是一套“FPGA 做高速信号处理 + STM32 做系统控制与接口”的经典异构架构。

为什么这个组合这么常见？因为雷达信号处理有两个绕不开的矛盾：一是采样率高，中频采样动辄几十兆甚至上百兆，STM32 的 CPU 根本扛不住这种吞吐；二是逻辑控制杂，时序、波束、上位机通信、状态机管理又需要灵活可改。FPGA 擅长并行流水线，天然适合做数字下变频、脉冲压缩、FFT、CFAR 这类运算；STM32 擅长跑协议栈、做任务调度、管外设。两者分工，是工程上最省心也最稳的方案。

这套东西能做什么？往小了说，可以做成一台桌面级的雷达信号处理验证平台，用来测距、测速、做目标检测算法验证；往大了说，相控阵雷达的波束形成、多通道幅相校准，底层逻辑和这套架构是一脉相承的。适合谁来参考？我认为有三类人最值得看：一是做 FPGA 信号处理、想从“点灯串口”进阶到真实雷达链路的工程师；二是做 STM32 控制、想搞懂自己那块板子在整个系统里到底扮演什么角色的嵌入式开发者；三是电子类竞赛、毕业设计里选了雷达或相控阵方向的学生。哪怕你只是想把 FPGA 高速 ADC 采样和 STM32 通信这两块打通，这篇里的思路也能直接抄。

需要先说明一点：下面涉及的具体参数、芯片型号、代码结构，是基于这类项目的常见工程实践做的合理补全，不是某个特定开源工程的逐行复刻。你手上的硬件不同，参数要按自己的采样率、带宽、阵元数重新算，但方法论是通用的。

2. 系统整体架构与方案选型思路

2.1 为什么是 FPGA 加 STM32 的异构组合

先讲清楚分工边界，这是整个项目能不能做顺的关键。雷达信号链从天线进来，经过射频前端下变频到中频，然后 ADC 采样。假设中频 60MHz、带宽 20MHz，按带通采样或者直接中频采样，采样率至少 120MSPS 起步。这个数据率下，FPGA 每个时钟周期都要处理一个甚至多个样点，做正交解调、抽取、滤波、脉冲压缩。STM32 就算跑 480MHz 的 H7 系列，单核也顶不住这种实时流。

所以合理的划分是：FPGA 负责“数据面”，STM32 负责“控制面”。FPGA 内部跑数字下变频（DDC）、CIC 抽取、匹配滤波（脉冲压缩）、FFT、求模、CFAR 检测，把处理后的点迹或者距离多普勒图通过高速接口送给 STM32。STM32 负责配置 FPGA 的寄存器（比如调频斜率、脉冲宽度、PRF、波束指向）、管理 T/R 组件的收发时序、跑上位机通信协议、做点迹凝聚和航迹的粗处理，再通过 USB 或者网口上报给 PC。

这样分的好处很实在：FPGA 的时序确定性保证了信号处理的实时性，STM32 的软件灵活性保证了系统可配置、可升级。你要是把 FFT 硬塞进 STM32，就算用 CMSIS-DSP 库，1024 点复数 FFT 也要几百微秒，根本跟不上脉冲重复周期。反过来，让 FPGA 去跑 TCP/IP 协议栈、做文件系统，那是给自己找罪受。

2.2 相控阵带来的额外复杂度

热搜词里有 phased array，说明这套系统很可能不是单通道，而是多通道。相控阵的核心是波束形成：每个阵元接收到的信号有微小的相位差，把这些通道的信号按一定权值加权求和，就能让天线“电子扫描”指向特定方向。通道数一多，问题就来了。

第一是通道一致性。多个 ADC 采样，每个通道的增益、相位、延迟都不可能完全一样，不做校准，波束图会畸变、旁瓣抬高。常见做法是在 FPGA 里给每个通道配一个复数加权系数（幅度+相位），系数由校准流程算出来写进寄存器。第二是数据吞吐。8 通道、每通道 100MSPS、16bit，原始数据率就是 12.8Gbps，必须先在 FPGA 内部做波束合成，把 N 个通道压成 1 个波束数据流，再往上传，否则接口根本扛不住。

第三是收发时序。相控阵的 T/R 组件需要精确的收发切换信号，脉冲体制下这个时序精度要到纳秒级。这种活 FPGA 干最合适，用状态机产生收发门控、PRF 触发、采样窗，STM32 只负责下发参数和监控状态。

2.3 关键器件选型的考量

FPGA 选型上，这类项目通常不需要最顶级的器件，但要有足够的 DSP Slice 和 Block RAM。做 8 通道 DDC 加脉冲压缩，中等规模的 FPGA 就够。选型时重点看三个指标：DSP 资源数量（决定能并行多少乘法累加）、Block RAM 容量（决定能缓存多长的脉冲和多大的 FFT）、高速收发器或者 LVDS 接口（决定 ADC 数据怎么进来）。热搜里提到 LVDS 接收，说明 ADC 很可能是 LVDS 接口的，FPGA 侧要用 IDDR/ISERDES 原语做源同步接收，这块时序约束是难点。

STM32 这边，如果只是做控制和 USB 上报，F4 系列足够；如果要跑网口、做较重的协议处理，H7 系列更从容。热搜里出现 “stm32 如何做 usb 设备”，说明上位机通信走 USB 的可能性很大。用 STM32 的 USB Device 模式，配合 CDC 或者自定义 Bulk 端点，把 FPGA 送来的点迹打包上报，这是很成熟的方案。

ADC 选型要看中频和带宽。如果中频 60MHz、带宽 20MHz，选 12bit、125MSPS 的 ADC 就能覆盖。注意 ADC 的输入带宽要够，很多高速 ADC 是差分输入，前端要配巴伦或者差分放大器，这部分模拟电路的噪声和匹配直接影响整机灵敏度，别只顾着数字部分。

3. 核心信号处理链路的实现细节

3.1 数字下变频与抽取的工程实现

ADC 采进来的是实信号，中心频率在中频。数字下变频要做的，是把它搬到零频，变成 I/Q 两路复信号。标准做法是乘以本地振荡器的 cos 和 -sin，然后低通滤波。本地振荡器用 DDS 或者 NCO 产生，频率就是中频。这里有个细节：NCO 的相位累加器位宽要够，否则杂散大。常见做法是 32 位相位累加器，取高 12 到 16 位查表或者用 CORDIC 算正余弦。

乘完之后数据率还是采样率，必须抽取。抽取不能直接扔点，要先低通滤波抗混叠。工程上最省资源的是CIC 滤波器，它不需要乘法器，只用加减和积分，特别适合大抽取比。但 CIC 的通带衰减不平坦，后面通常跟一级 CFIR 或者 HB 滤波器做补偿。假设采样率 120MSPS，想要 20MHz 带宽的基带，抽取比取 4，输出 30MSPS，CIC 的差分延迟和级数要按抽取比算，一般 4 到 5 级能压住旁瓣。

注意：CIC 的位宽增长要算清楚。N 级 CIC、抽取比 R、输入位宽 B，输出位宽大约要 B + N*log2(R)。位宽不够会溢出，波形直接削顶，这个坑我见过不止一次。

抽取后的 I/Q 数据率降下来了，但脉冲压缩还没做。脉冲压缩本质是匹配滤波，把发射的 LFM 信号和接收信号做卷积。时域卷积太费资源，工程上都在频域做：FFT、乘参考谱、IFFT。这里就要用到 FPGA 的 FFT IP 核。热搜里提到 “fpga ep4ce10 制作 fft ip 核的信号频谱仪”，说明用 IP 核做 FFT 是常规操作。要注意 FFT 的点数要和脉冲宽度匹配，比如脉宽 10us、带宽 20MHz，那时间带宽积是 200，FFT 至少取 256 点，一般取 512 或 1024 留余量。

3.2 脉冲压缩与加窗的取舍

脉冲压缩的参考谱，就是发射 LFM 信号的频谱共轭。理想 LFM 的频谱是矩形的，匹配滤波后输出是 sinc 函数，主瓣窄但旁瓣高，第一旁瓣只有 -13.2dB。这个旁瓣水平在实际雷达里是不能接受的，强目标的旁瓣会淹没弱目标。所以要加窗，常见的是汉明窗、汉宁窗、泰勒窗。

加窗的代价是主瓣展宽、信噪比损失。汉明窗能把旁瓣压到 -40dB 以下，但主瓣展宽约 1.5 倍，信噪比损失约 1.3dB。泰勒窗可以控制旁瓣电平和展宽之间的平衡，工程上常用 -30dB 或 -40dB 的泰勒窗。加窗的位置有讲究：可以在频域乘窗，也可以在时域对参考信号加窗。频域加窗实现简单，直接和参考谱相乘即可，但要注意窗函数要和 FFT 点数对齐。

匹配滤波的输出是复数，求模之后得到距离维的一维像。求模用 CORDIC 或者平方和开根号。开根号在 FPGA 里可以用 CORDIC 的向量模式，或者用查找表加插值。如果对精度要求不高，直接算 I²+Q² 也能用，省掉开根号，代价是动态范围压缩，弱目标检测会受影响。

3.3 多普勒处理与 CFAR 检测

脉冲体制雷达测速靠的是脉冲间的相位变化。对一个距离单元，把连续 M 个脉冲的复数据取出来做 FFT，就得到多普勒频谱，峰值位置对应径向速度。这就是 MTD（动目标检测）。M 一般取 16、32、64，取决于积累时间和运算资源。M 点 FFT 比距离维 FFT 小得多，但要注意多普勒模糊：PRF 决定了不模糊速度范围，PRF 越高，测速范围越大，但距离不模糊范围越小，这是雷达的经典矛盾。

CFAR 是恒虚警检测，目的是在噪声和杂波功率变化的情况下保持虚警率恒定。最常见的是 CA-CFAR（单元平均），对每个待检测单元，取左右各若干参考单元求平均，乘以门限因子作为判决门限。门限因子由虚警率决定，公式是：

门限因子 T = N * (Pfa^(-1/N) - 1)，其中 N 是参考单元总数，Pfa 是期望虚警率。

比如 N=32、Pfa=1e-6，算出来 T 大约是 13 左右。这个计算在 FPGA 里可以用查找表实现，把 Pfa 和 N 作为索引。CFAR 的滑动窗在 FPGA 里用移位寄存器加流水线加法器实现，注意边界处理，前几个和最后几个距离单元没有完整参考窗，要么补零要么直接不检测。

4. STM32 控制层与接口设计

4.1 寄存器映射与参数下发

STM32 和 FPGA 之间的接口，最常用的是FSMC/FMC 总线或者SPI。FMC 速度快、时序确定，适合频繁读写；SPI 线少、简单，适合低速配置。雷达参数下发不算高频操作，SPI 其实够用，但如果你要实时读 FPGA 内部的状态寄存器（比如 FIFO 空满、检测标志），FMC 更顺手。

寄存器映射的设计要规整。建议按功能分块：0x00 段放系统控制（复位、使能、工作模式），0x10 段放波形参数（调频斜率、脉宽、PRF），0x20 段放波束参数（通道权值、波束指向），0x30 段放检测参数（CFAR 门限、参考单元数），0x40 段放状态回读。每个寄存器定义好位域，STM32 侧用结构体或者宏定义封装，别到处写魔法数字。

实操心得：FPGA 侧对 STM32 的写操作要做跨时钟域同步。STM32 的写信号和 FPGA 内部时钟不同源，直接用电平信号当使能会出亚稳态。标准做法是写信号打两拍同步，再用边沿检测产生一个单周期脉冲作为寄存器写使能。

4.2 USB 设备模式的数据上报

热搜里 “stm32 如何做 usb 设备” 是个高频问题。STM32 的 USB 外设支持 Device 模式，做数据上报一般用CDC 类（虚拟串口）或者自定义 Bulk 类。CDC 的好处是 PC 端不用装驱动，直接当串口用，调试方便；缺点是带宽有限，全速 USB 也就 12Mbps，实际有效带宽 1MB/s 左右。如果点迹数据量大，比如每帧几千个点，每个点十几个字节，CDC 就吃力了，这时候用自定义 Bulk 端点，能跑满全速带宽。

USB 的端点缓冲和双缓冲配置要注意。STM32 的 USB 外设 PMA（Packet Memory Area）容量有限，端点多了要算好分配。发送大数据时，用双缓冲能减少等待，但代码复杂度上升。我一般先用 CDC 把链路跑通，验证数据正确性，再根据带宽需求决定要不要换 Bulk。

数据打包格式要设计好帧头帧尾和校验。雷达点迹通常包含距离、速度、幅度、角度（如果是多通道），每个字段的位宽按实际精度定。比如距离用 16bit、速度用 16bit、幅度用 16bit、角度用 12bit，一个点 8 字节左右。帧头加个固定魔数，帧尾加 CRC16，PC 端解析时先找帧头再校验，能过滤掉大部分误码。

4.3 收发时序与同步管理

脉冲雷达的收发时序是系统的心跳。一个完整的脉冲重复周期里，先发射 LFM 脉冲，然后切换到接收，等回波回来，采样一段时间，再进入下一个周期。这个时序如果由 STM32 用定时器产生，抖动可能在微秒级，对高精度雷达不够。更好的做法是STM32 只下发 PRF 和脉宽参数，实际时序由 FPGA 的状态机产生，STM32 通过一个同步信号或者中断和 FPGA 对齐。

如果非要用 STM32 产生时序，用高级定时器的 PWM 模式，配合死区控制和触发 ADC，也能做到不错的精度。但要注意中断延迟，别在中断里做耗时操作。热搜里 “stm32 定时器模式” 和 “stm32 定时器捕获测频率” 说明大家对定时器用法很关注，雷达项目里定时器主要用来产生 PRF 和测量一些辅助信号的频率。

5. 调试过程中最容易踩的坑

5.1 FPGA 侧时序收敛与跨时钟域

FPGA 项目最头疼的就是时序不收敛。雷达项目里时钟域多：ADC 采样时钟、DDS 时钟、FFT IP 核时钟、FMC 接口时钟、STM32 过来的控制时钟。跨时钟域的信号必须做同步处理，单比特用两级触发器，多比特用异步 FIFO 或者握手协议。我见过有人直接把 STM32 的地址总线接到 FPGA 内部逻辑，结果数据偶尔错一位，查了好几天才发现是亚稳态。

LVDS 接收的时序约束也是重灾区。ADC 送过来的数据和随路时钟有固定的相位关系，FPGA 要用 IDELAY 或者 IDDR 原语调整采样点。约束文件里要写 set_input_delay，把 ADC 的建立保持时间告诉工具。如果眼图不好，还要在 PCB 上做等长匹配。这块没有捷径，只能对着 ADC 手册和 FPGA 的 SelectIO 文档一点点调。

5.2 STM32 启动与下载的常见故障

热搜里 “load stm32 project.axf error: flash” 和 “stm32 芯片第一脚怎么确认” 这类问题，说明很多人在环境搭建阶段就卡住了。STM32 下载失败，先查三件事：供电是否正常、BOOT 引脚电平是否正确、复位电路是否可靠。BOOT0 拉低从 Flash 启动，拉高从系统存储器启动，下载程序时一般 BOOT0 拉低、用 SWD 下载。如果 Keil 报 Flash 下载错误，检查芯片型号选对没有、Flash 算法配置对不对。

“stm32 芯片第一脚怎么确认” 这个问题看似基础，但确实有人栽过。QFP 封装芯片，第一脚通常有个圆点标记，逆时针数。如果标记磨掉了，看芯片表面的文字方向，文字正着读的时候，左下角是第一脚。LQFP 和 QFN 的标记方式略有不同，拿不准就查数据手册的封装图，别凭感觉焊。

5.3 常见问题速查表

独家避坑：调试雷达信号链，一定要从单点频开始。先让 FPGA 产生一个单频正弦，自己环回给自己，看 DDC 后是不是零频附近的单峰。确认通道通了，再上 LFM，看脉冲压缩后的 sinc。最后才加多普勒和 CFAR。一上来就全链路联调，出了问题你根本不知道是哪一级。

6. 从验证到扩展的几点个人体会

这套 PLFM_RADAR 的架构，跑通之后可扩展的方向很多。想提升距离分辨率，就加大发射带宽，但采样率和 FPGA 处理能力要跟着涨；想提升测速精度，就增加脉冲积累数，代价是帧时间变长；想做二维相控阵，通道数翻倍，波束形成的权值计算和校准流程要重新设计。每一步扩展，瓶颈往往不在算法，而在接口带宽和时序收敛。

我个人在实际操作中的体会是，雷达项目最耗时间的不是写算法，而是把数据链路打通并保证它稳定。FPGA 和 STM32 之间的接口、ADC 和 FPGA 之间的接口、USB 和 PC 之间的接口，任何一个环节出问题，现象都是“数据不对”，但原因可能天差地别。所以我的习惯是每一级都留测试点：FPGA 内部用 ILA 抓波形，STM32 用串口打印关键变量，PC 端用 Python 画图看数据分布。三级对照，定位问题快很多。

最后分享一个小技巧：FPGA 里做 FFT 和脉冲压缩时，把中间结果通过 Block RAM 存下来，用 ILA 或者自己写的抓取逻辑读出来，导到 MATLAB 或者 Python 里和浮点仿真结果对比。定点化的误差是一点点累积的，早发现早调整位宽，别等到整机联调才发现信噪比差了好几个 dB。这个习惯帮我省过至少两周的返工时间。