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简介：这份PDF技术文档面向使用高分辨率全差分输入ADC的硬件工程师与信号链设计者，聚焦单端双极性信号如何转换为差分信号以充分发挥ADC性能这一实际问题。文档以TI应用报告为基础，围绕差分输入的共模抑制优势展开，给出将单端双极性输入转为单极性差分输出的电路原理图，并讲解电阻网络增益与衰减设计、直流偏置点设置、电压参考选择等关键原则；通过2.5Vp-p差分输入、5V单电源的实例推导传输方程与电阻取值，还讨论了电阻温漂与公差、基准稳定性、运放增益带宽与输入偏置电流等选型注意事项。资源包共1个PDF文件，约136KB，内容紧凑、公式与图示完整，适合作为ADC前端调理电路的速查与设计参考。目前已有1054人学习，可帮助读者理解单端转差分的完整设计思路与元件取舍依据。

1. 单端转差分：为什么“多此一举”的电路反而让 ADC 发挥出全部实力

很多人第一次看到“单端信号先转差分再进 ADC”时，直觉是：信号本来就是一根线对地，绕一圈变成两根线，除了多焊几个电阻、多占一点板面，还能得到什么？更反直觉的是，在不少高分辨率 ADC 的评估板上，工程师宁可加一级运放或电阻网络，也不肯把单端信号直接怼进+IN、把–IN拉到一个固定电平。这个“多此一举”的动作，恰恰是让 ADC 从“能出数”变成“出得准”的分水岭。

背后的核心矛盾是：现代高分辨率 ADC 大多是单电源供电、全差分输入，而现场来的信号往往是相对共模的双极性单端信号。直接接，要么浪费一半满量程，要么把共模噪声、电源纹波、地弹一股脑收进转换结果。差分输入的价值不在于“两根线”，而在于它只放大两根线之间的差值，把同时叠加在两根线上的共模干扰在输入端就抵消掉。搞懂这条信号链为什么这么设计、电阻比值怎么定、PGA 和内部基准怎么配合，比抄一个电路图重要得多。

2. 差分输入与共模抑制：噪声到底在哪一级被消掉

2.1 差分输入真正买到的是一张“共模免疫券”

单端输入的本质，是把信号相对于某个地参考来测量。这个“地”在理想世界里是 0V，在真实板子上却随着数字回流、开关电源纹波、长线耦合上下起伏。单端 ADC 没法区分“信号变了”和“地抖了”，两者在转换结果里长得一模一样。

差分输入把测量对象换成+IN与–IN之间的电位差。假设干扰以共模形式同时出现在两根线上，即V+ = Vs/2 + Vcm、V– = –Vs/2 + Vcm，那么差值(V+) – (V–) = Vs，Vcm被完整减掉。这就是共模抑制比（CMRR）在系统层面的意义：它不是一个抽象指标，而是“你的信号在到达 ADC 核心之前，噪声已经被减法干掉了一次”。

但这里有个容易被忽略的前提：共模抑制要成立，两根线的源阻抗必须匹配。如果+IN串了 300kΩ、–IN串了 150kΩ，共模干扰在两条路径上产生的分压不同，减法就减不干净，CMRR 会从数据手册上的 80dB 掉到实际板子上的 40dB 甚至更低。所以后面所有电阻网络的讨论，本质上都在解决“怎么让两条路径对称”这个问题。

2.2 满量程、双极性零点与基准的三角关系

在大多数转换器里，参考输入VREF同时决定两件事：满量程模拟输入范围，以及双极性零点在输出码上的位置。以差分输入2.5Vp-p、参考在2.5VDC为例，ADC 期望的是围绕 2.5V 共模、峰峰值 2.5V 的一对差分信号。如果你的单端信号是5Vp-p双极性（即 ±2.5V 摆幅），直接接进去，正半周可能顶到电源轨，负半周可能掉出输入范围，有效位数（ENOB）血泪式下滑。

这就引出两个必须同时满足的约束：幅度上要把5Vp-p衰减到 ADC 能吃的差分摆幅；直流上要把双极性信号平移到 ADC 要求的共模点上。只做衰减不做偏置，信号会一半在范围外；只做偏置不做衰减，信号会削顶。电阻网络的设计，就是在一组方程里同时解出“增益/衰减比”和“直流偏置点”两个未知量。

2.3 没有 PGA 时，运放差分电路怎么把两件事一起做掉

对于没有内置 PGA 的真差分输入 ADC，常见做法是用一只运放搭一个单端转差分级。核心思路是：反相端做“反相 + 偏置”，同相端做“分压 + 偏置”，让VOUT+和VOUT–围绕同一个共模点对称摆动。

用基尔霍夫电流定律在运放反相输入端列方程（理想运放输入阻抗无穷大，无电流流入），可以得到输出与输入、基准之间的传递关系。把同相端电压用电阻分压表示，再令两端虚短，整理后得到的形式是：

VOUT– = –(R2/R1)·VIN + [1 + (R2/R1)]·VBIAS

其中VBIAS由R3、R4对基准VREF分压得到：

VBIAS = VREF · R3 / (R3 + R4)

这条式子说明两件事：第一，输入信号被R2/R1反相放大或衰减；第二，输出被抬到一个由R3/R4决定的直流偏置上。设计时先根据“输入摆幅 → 输出摆幅”定R2/R1，再根据“输出共模要落在哪”反解R3/(R3+R4)。原文给出的例子是：ADC 需要2.5Vp-p差分、偏置在2.5VDC、单 5V 供电，输入5Vp-p双极性，算出的比值对应R1 = R4 = R5 = R6 = 300kΩ、R2 = R3 = 150kΩ。

这里R5、R6的作用常被新手忽略：它们构成同相端的分压网络，和反相端的R3、R4一起保证两条路径的直流偏置一致。如果只算反相端、同相端随手拉一个固定电平，输出会出现直流失调，轻则浪费码值范围，重则让运放输出饱和。

提示：电阻比值决定增益和偏置，绝对阻值决定输入阻抗和功耗。比值算对只是第一步，绝对值的选取要兼顾信号源驱动能力和噪声。

3. 电阻网络直连方案：用 PGA 把“省下来的摆幅”再放大回来

3.1 纯电阻衰减 + 内部基准的极简结构

如果 ADC 自带 PGA 和内部电压基准，信号调理可以简化到只剩四个电阻。思路是：用电阻网络把单端双极性信号衰减并偏置成一对“伪差分”信号送进+IN、–IN，再靠 PGA 把差分摆幅放大回满量程。

具体连接上，+IN由R1、R2对输入VIN分压并叠加基准偏置，–IN由R3、R4对基准分压得到一个固定直流。为了让+IN和–IN的直流偏置相同，两组电阻比必须满足：

R1/R2 = R3/R4

在这个约束下，+IN上的交流分量只由R1、R2的分压比决定，–IN保持纯直流。于是差分值[+IN – (–IN)]就是被衰减后的输入信号，直流部分被减掉。原文的例子取R1 = R2 = R3 = R4 = 150kΩ，得到2.5Vp-p的伪差分摆幅，再设 PGA = 2，正好用满 ADC 的满量程。

这个方案的精妙之处在于“分工”：电阻网络只负责衰减和偏置，不负责放大；放大交给 ADC 内部的 PGA。外部少了一级运放，就少了一级运放的失调漂移、噪声和带宽限制。代价是信号在进 ADC 之前已经被衰减，信噪比在电阻上就损失了一部分，PGA 放大时会把这份衰减连同噪声一起放大。所以它适合输入摆幅远大于 ADC 满量程、且对成本敏感的场合。

3.2 输入阻抗这道坎：为什么低阻 ADC 会把分压比带偏

纯电阻网络有一个隐藏假设：ADC 的输入阻抗无穷大。真实 ADC 的+IN、–IN输入阻抗可能只有几十 kΩ 到几百 kΩ，而且随采样率变化（开关电容输入在采样瞬间呈现低阻）。当 ADC 输入阻抗和分压电阻可比时，它相当于在R2或R4上并联了一个负载，实际分压比偏离设计值，增益误差和偏置误差同时出现。

原文对此的处理是：如果输入阻抗造成信号损失，就改用带运放缓冲的版本。运放的闭环输出阻抗极低，把电阻网络和 ADC 输入隔离开，分压比只由电阻决定。这也是为什么“看起来更简单的纯电阻方案”在实际高分辨率场合经常翻车——不是原理错，是忽略了 ADC 输入不是理想负载。

常见的排查方法是：先用高阻探头量+IN、–IN的实际直流电平，和理论分压值对比。如果偏差随采样率变化，基本可以锁定是 ADC 输入阻抗在作怪；如果偏差是固定的，优先查电阻公差和基准电压。

3.3 PGA 增益怎么选：满量程不是越大越好

PGA 的作用是把差分小信号放大到 ADC 满量程，但增益不是随便设的。设错方向有两个：增益太小，信号只用到 ADC 码值范围的一部分，有效位数白丢；增益太大，信号稍有过冲就削顶，且 PGA 自身的噪声被放大。

正确的算法是反推：先确定 ADC 满量程差分输入VFS，再算出电阻网络输出的差分摆幅Vdiff，PGA 增益取VFS / Vdiff附近最接近的档位。原文例子里Vdiff = 2.5Vp-p、满量程也是2.5Vp-p，所以 PGA = 2 是在“电阻网络已经衰减一半”的前提下把摆幅补回来。如果误设 PGA = 1，差分摆幅只有满量程的一半，相当于白白丢掉一位分辨率。

注意：PGA 增益改变的是差分信号的放大倍数，不改变共模点。共模点仍由电阻网络的直流偏置决定，两者要分开算、分开调。

4. 运放选型：失调漂移、噪声与带宽的三方博弈

4.1 斩波稳零、CMOS、双极性工艺各自适合谁

信号链里运放的选型，本质是在失调电压漂移、电压噪声、带宽和成本之间做取舍。原文把常见架构分了几类，这个分类对理解“为什么没有万能运放”很有帮助。

斩波稳零运放（如 TLC2652 一类）的失调漂移极低，适合低频、直流精度要求高的场合。代价是斩波动作会引入开关噪声，电压噪声偏大（几十 nV/√Hz 量级），单位增益带宽通常只有 1~2MHz。把它用在几百 kHz 以上的信号链里，噪声和带宽都会成为瓶颈。

CMOS 运放（如 OPA340 一类）成本最低、单电源供电、输出轨到轨，但噪声大（二十几 nV/√Hz）、漂移大（μV/°C 量级），只适合低分辨率、成本优先的场景。用它去配 24 位 ADC，等于给跑车装自行车轮胎。

双极性工艺运放（如 OPA227 一类）在精度、噪声、带宽之间比较均衡：漂移几百 nV/°C、噪声几 nV/√Hz、单位增益带宽 8MHz 量级，价格也不高，是高频高精度场合的常见折中。选型的判断顺序通常是：先看信号带宽定架构，再看噪声预算定型号，最后用校准手段兜住直流失调。

4.2 直流失调可以校准，噪声和漂移校准不掉

这里有一条血泪经验：增益误差和输入失调电压，可以通过软件校准或 ADC 内部校准消掉；但噪声和温漂是“随机 + 缓变”的，校准只能校一个时刻，校不了整个温度范围和整段工作时间。

所以选型时要把误差分成两类：静态误差（失调、增益）可以后处理；动态误差（噪声、漂移、CMRR 随频率下降）必须在器件层面解决。一个常见误区是“反正软件能校准，运放随便选”，结果温漂在整机老化测试里原形毕露，返工时才发现是运放漂移超标。

4.3 基准源不是“分压一下就行”

原文特别提醒：不要以为从电源上用电阻分压就能当 ADC 基准。基准上任何一点变化，都会一比一地反映到转换输出上；电阻会漂移，也会引入噪声。正确做法是用精密、低漂移、低噪声的电压基准，并且注意基准的负载效应——如果基准输出被 ADC 的VREF引脚或电阻网络拉出电流，基准电压会下塌，漂移随之而来。

常见的实现思路是：基准源单独供电、单独铺地，输出加去耦电容，负载电流控制在数据手册允许范围内。如果电阻网络直接从基准取电流，要核算最坏情况下的负载调整率，必要时加一级缓冲。

5. 避坑与排查：单端转差分链路上最容易翻车的几处

5.1 现象：输出码值周期性跳动，频谱上出现电源频率的谐波

原因：共模抑制失效。两根输入线的源阻抗不匹配，或者–IN的偏置电阻接地方式不对称，导致共模干扰在两条路径上分压不同，减法减不干净。另一个常见来源是基准源被数字回流污染。

解决：先量+IN、–IN对地的直流电平是否严格相等；再检查两组分压电阻的公差是否匹配（建议用同批次、同阻值精度）；最后把基准源的地和数字地分开，基准输出加 RC 滤波。频谱上如果谐波随采样率变化，优先怀疑 ADC 输入开关电容和外部电阻形成的 RC 时间常数不匹配。

5.2 现象：小信号时线性度很好，接近满量程时突然削顶

原因：PGA 增益设大了，或者电阻网络衰减比算错，导致差分摆幅超过 ADC 满量程。也可能是运放输出摆幅不够——单电源运放的输出到不了电源轨，接近轨时先饱和。

解决：用示波器差分探头直接量+IN、–IN的峰峰值，和 ADC 满量程对比；核算运放的输出摆幅余量，必要时换轨到轨输出型号或降低 PGA 增益。注意削顶不一定发生在 ADC 端，也可能发生在运放级。

5.3 现象：常温校准后精度很好，高低温循环后误差超标

原因：电阻和运放的温漂不匹配。分压比由两只电阻的比值决定，如果两只电阻温度系数不同，比值随温度变化，增益和偏置同时漂。运放的失调漂移也会叠加进来。

解决：分压对管选用同批次、同温度系数的电阻，必要时用电阻网络封装保证跟踪性；运放选低漂移型号，并在整机温度循环里实测误差曲线，而不是只看常温点。

5.4 现象：换了一片 ADC 后，同样的电路增益变了

原因：不同批次或不同型号 ADC 的输入阻抗不同，纯电阻分压方案的分压比被负载效应带偏。也可能是内部基准电压或 PGA 实际增益档位与预期不符。

解决：在+IN、–IN上并高阻探头实测直流电平，反推实际分压比；对输入阻抗敏感的场合改用运放缓冲；换片后重新跑一遍增益校准，不要假设“同型号就一样”。

6. 设计取舍：什么时候该用运放，什么时候该信电阻网络

把三种方案摆在一起看，取舍其实很清楚。纯运放差分电路灵活、输入阻抗高、共模抑制好，但多一级运放就多一份失调、噪声和成本；纯电阻网络加 PGA 最省器件，但依赖 ADC 输入阻抗足够高、PGA 和基准足够准；带缓冲的电阻网络则在两者之间取平衡，用一只运放换回稳定的分压比。

我一般会这么判断：先看 ADC 有没有 PGA 和内部基准，有的话优先考虑电阻网络，但必须实测 ADC 输入阻抗对分压比的影响；信号源内阻高、或者输入阻抗随采样率变化明显时，老老实实加缓冲。基准源永远单独处理，不要从电源分压。板级布局上，模拟输入走线远离数字回流，基准和输入网络的地去耦点单点汇合，这些老生常谈在 24 位系统里一条都不能省。

从那以后我每次做单端转差分，都会先把“输入摆幅、ADC 满量程、共模点、PGA 档位、基准负载”五个量列成一张表，算完比值再动手画板，最后用差分探头逐点验证，而不是抄一个参考电路就上电。希望帮到你。

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