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简介：本资源是Behrooz Parhami教授经典著作《Computer Arithmetic》第二版（2010年牛津大学出版社原版）的高清PDF电子书，面向计算机体系结构、数字电路设计、嵌入式系统及高性能计算方向的高校师生与硬件工程师。全书系统覆盖数制与编码、定点/浮点运算（含IEEE 754详解）、加减乘除与开方算法、ALU设计、流水线与并行算术等核心内容，兼具理论深度与硬件实现视角，是理解CPU底层算术逻辑的关键参考。资源为单文件PDF，共1个，大小3.9MB，排版规范、公式清晰、章节完整，便于精读、笔记标注与教学引用。目前已有1694人学习下载，适合需要夯实计算机运算基础、开展算法优化或参与FPGA/ASIC算术单元设计的中高级学习者。

1. 计算机运算到底是什么：不是“加减乘除的电子版”，而是数字世界的底层交通规则

你有没有想过，手机里一个简单的“123 + 456 = 579”，背后其实没走“加法口诀”那条路？它真正走的是——一条由电压高低组成的高速公路，靠几十亿个晶体管在纳秒级时间里完成信号传递、状态判断、进位接力，最后才稳稳亮出那个“579”。这整套精密协作的机制，就是计算机运算（Computer Arithmetic）。

它不是小学数学的翻版，也不是程序员调用+符号时看到的抽象结果；它是硬件与算法咬合最紧的那颗齿轮——一边是二进制0/1的物理世界（电压高=1，低=0），一边是人类需要的精确计算（比如金融账目差1分都不行，航天轨道算错小数点后四位就可能偏离地球）。中间没有魔法，只有被反复锤炼过的数制设计、进位逻辑、误差控制和电路结构。Parhami教授这本《Computer Arithmetic：Algorithms and Hardware Designs》第二版，之所以被称作“经典巨作”，正因为它不讲“怎么写代码”，而是一手托起算法骨架，一手焊死硬件电路，把这颗齿轮的每一齿怎么咬合、为什么这样咬、咬歪了会打滑还是崩断，全给你拆开、标尺、再装回去。

今天很多人学完“补码”“浮点数”只觉得是考试重点，却不知道——当你打开网页加载高清视频时，GPU正在用并行乘法器每秒执行上亿次定点乘加；当你用手机银行转账时，芯片里的冗余校验电路正默默重算三遍关键步骤，防的不是你输错，而是宇宙射线偶然翻转了一个比特；甚至你刷短视频时那一帧丝滑过渡，背后可能是CORDIC算法用纯加减移位“硬解”出的三角函数值……这些都不是软件层的优化技巧，而是计算机运算作为地基，撑起了整个数字生活的承重墙。搞懂它，不是为了去造CPU，而是终于能看清：我们每天依赖的“快”与“准”，究竟从何而来。

2. 为什么不能直接用十进制？数的表示：所有运算的起点，也是最容易被忽略的“地基裂缝”

计算机运算的第一步，从来不是“算”，而是“怎么存”。就像你要运一车砖，得先决定是用麻袋装、木箱装，还是绑在驴背上——装法不同，搬起来的效率、会不会掉砖、能不能叠高，全都不一样。数的表示方式，就是这个“装法”。Parhami这本书开篇就花大量篇幅讲固定点数、浮点数、冗余数制、剩余数制……不是炫技，而是告诉你：选错表示法，后面所有算法和电路，都是在流沙上盖楼。

2.1 二进制是物理必然，但“怎么解释01串”才是真功夫

晶体管天生只认两种状态：导通（≈1）或截止（≈0）。所以硬件层面，我们只能存0和1。但“1011”这串二进制，对人来说可以是十一（十进制），也可以是负五（4位二进制补码），还可以是字符“K”（ASCII码）——同一串01，意义完全取决于你用哪套“翻译手册”。

提示：所谓“无符号数”，就是最朴素的翻译手册：从右往左，每位权重是2⁰, 2¹, 2²… 所以1011 = 1×2³ + 0×2² + 1×2¹ + 1×2⁰ = 11。
而“有符号补码”，则是另一本手册：最高位是符号位（0为正，1为负），但负数的值不是简单加个负号，而是“取反加一”。所以1011（4位）= - (0100 + 1) = -5。这本手册的好处是：加减法电路可以完全一样，不用区分正负——硬件省了大钱。

2.2 浮点数：用有限位数“假装”能表示无穷世界

你想表示 π（3.1415926…）、光速（299792458 m/s）、或者一个原子质量（0.00000000000000000000000166 kg）？全用整数位存，要么位数爆炸，要么精度归零。IEEE 754浮点标准，就是一本精巧的“科学计数法压缩手册”：把一个数拆成三部分——符号位（S）、指数位（E）、尾数位（M），公式是(-1)^S × 1.M × 2^(E-bias)。

举个32位单精度例子（1-8-23结构）：

// 0 10000000 10010000000000000000000 // S=0（正）, E=128（实际指数=128-127=1）, M=1.1001（二进制）=1.5625 // 结果 = +1.5625 × 2^1 = 3.125

你看，它用23位尾数“假装”自己有无限精度，用8位指数“假装”自己能横跨极大极小范围。但代价是：它根本存不出0.1。因为0.1的二进制是无限循环小数（0.0001100110011…），必须截断——这就是为什么0.1 + 0.2 != 0.3在几乎所有编程语言里都成立。这不是bug，是浮点表示法的固有妥协。Parhami在第5章专门用一页表格列出常见十进制小数在IEEE 754下的精确二进制表示和误差，血泪经验：做金融计算？宁可用定点数或BCD（二进制编码十进制），也别碰浮点。

2.3 冗余数制：给进位“留缓冲带”，让加法快到飞起

传统二进制加法最头疼什么？进位链（carry chain）。算1111 + 0001，最低位1+1=0进1，第二位1+0+进位1=0再进1……像多米诺骨牌，必须等前一位结果出来，下一位才能算。最坏情况要等n位延迟，n=64时就是灾难。

冗余数制（Redundant Number Representation）的思路很反直觉：我故意让一个数有多种01串写法，换来进位不再“排队”。比如“带符号数字集”（Signed-Digit, SD）允许每位是-1, 0, +1（用1̄, 0, 1表示）。那么1111（十进制15）可以写成10001̄（1×16 + 0×8 + 0×4 + 0×2 + (-1)×1 = 15）。关键来了：当两个SD数相加时，每位的输出只取决于本位两数和本位进位，不需要等低位进位！因为进位被“分散”到高位去了。Parhami在第3章用一张对比图展示：传统加法进位链长度随位数线性增长，而SD加法进位传播是常数级——这意味着64位加法和4位加法，硬件延迟几乎一样。代价？电路面积稍大，但换来的是吞吐量质变。现代CPU的ALU里，高速加法器早就不玩纯二进制了。

2.4 剩余数制（RNS）：把大数拆成“密码组”，并行到极致

想象你要心算987654321 × 123456789。太难？但如果有人告诉你：“别算原数，只告诉我它除以7、11、13的余数”，瞬间变简单——因为每个余数都很小，且中国剩余定理保证：一组互质模数下的余数，唯一确定原数。

剩余数制（Residue Number System）就是把这个思想硬件化。选几个小质数当模数（比如{2³-1=7, 2⁴-1=15, 2⁵-1=31}），一个大数X就表示成(X mod 7, X mod 15, X mod 31)这个三元组。加减乘？全部按分量独立做！(a,b,c) + (d,e,f) = ((a+d) mod 7, (b+e) mod 15, (c+f) mod 31)。没有进位！没有位间依赖！天然并行！Parhami在第4章指出：RNS特别适合加密、数字信号处理这类大量同构运算的场景。但它也有硬伤：大小比较、除法、溢出检测都极其困难——因为余数本身不携带大小信息。所以它从来不是通用方案，而是特定战场上的特种兵。

3. 加减乘除不是“四个独立操作”，而是层层嵌套的“俄罗斯套娃”

初学者常以为加法、乘法、除法是并列的四大基本运算。但在硬件眼里，它们是严格的父子关系：乘法由加法构建，除法由减法构建，而加减法又依赖于最底层的位操作和进位逻辑。Parhami这本书的Part II到IV，正是按这个嵌套结构展开的——不是罗列算法，而是展示“如何用更简单的砖，砌出更复杂的楼”。

3.1 加法：从“半加器”到“超前进位”，一场和进位链的赛跑

最原始的加法单元叫“半加器”（Half Adder）：输入A、B两位，输出和S=A⊕B，进位C=A·B。但它只能加两个位，没法处理来自低位的进位。于是升级为“全加器”（Full Adder）：输入A、B、Cin，输出S=A⊕B⊕Cin，Cout=(A·B)+(B·Cin)+(A·Cin)。把n个全加器串起来，就是“行波进位加法器”（Ripple Carry Adder）——最直观，也最慢。

注意：它的延迟是O(n)，因为Cout1→Cin2→Cout2→Cin3……像多米诺。64位加法，最坏要等64次门延迟。

超前进位加法器（Carry-Lookahead Adder, CLA）的破局点在于：我不等进位一级级传，我直接用A、B的所有位，提前算出每一位的进位。核心是定义两个信号：

• 生成信号Gᵢ = Aᵢ·Bᵢ（本位自己就能产生进位）
• 传播信号Pᵢ = Aᵢ⊕Bᵢ（本位不产生进位，但会把低位进位“传”上来）

那么C₁ = G₀ + P₀·C₀，C₂ = G₁ + P₁·G₀ + P₁·P₀·C₀……以此类推。Parhami在第6章给出CLA的层级结构图：4位一组做小组CLA，再用更高层CLA合并小组进位。结果？64位加法延迟降到O(log n)。但这不是免费的——电路面积和布线复杂度飙升。所以现代CPU常用混合策略：比如Intel的加法器，底层用4位CLA，中层用“进位跳过”（Carry-Skip）优化长链，顶层再用“进位选择”（Carry-Select）预计算两种可能——没有银弹，只有根据功耗、面积、速度目标做的精密权衡。

3.2 乘法：从“纸笔算法”到“树形阵列”，如何把O(n²)暴力变成O(n)

小学生算1011 × 1101，是列竖式：用1101的每一位去乘1011，得到4个中间积，再错位相加。硬件实现这个，叫“串行乘法器”：用1个加法器+1个移位寄存器，循环n次。简单，但慢——n位乘法要n个时钟周期。

更快的是“并行阵列乘法器”（Array Multiplier）：把竖式一步铺开。1011（被乘数）固定在行，1101（乘数）每位控制一列AND门（因为Aᵢ·Bⱼ就是AND），然后用一堆全加器把斜向的相同权重位（如所有2¹位）累加。它能在1个周期出结果，但面积是O(n²)——64位乘法器要4096个AND门+上千个加法器，芯片上占老大一块地。

Parhami在第10章重点讲的“华莱士树”（Wallace Tree），是空间和时间的折中大师。它不追求1周期，但要把周期压到O(log n)。怎么做？把n个中间积（每个n位宽）看作n行数字，然后用多层“3-2压缩器”（三个同权位输入，压缩成两个输出：一个和位，一个进位位）快速把n行压成2行。比如3个2³位，用一个全加器就能压成1个2³位（和）+1个2⁴位（进位）。反复压缩，log₂n层后只剩2行，最后用一个快速加法器相加。面积比阵列乘法器小，速度比串行快得多——这才是现代CPU乘法器的主流架构。

3.3 除法：不是“乘法的逆运算”，而是“猜-验-修”的迭代游戏

硬件除法最反直觉的一点：它几乎从不直接算“商”，而是不断猜商的每一位，再用乘法验证猜得对不对。比如算1010 ÷ 0011（10÷3），传统长除法是：

• 看前4位1010，比0011大，商第一位=1，减去0011×1000=0011000 → 余数0010
• 下移一位得00100，比0011大，商第二位=1，减去0011×100=001100 → 余数00010
• ……最终商=0011（3），余数=0001（1）

硬件实现这个，叫“恢复余数除法”（Restoring Division）。但每次猜错都要“恢复”余数，很慢。更快的是“不恢复余数除法”（Non-Restoring）：猜错不恢复，直接带着负余数往下算，最后再修正商。Parhami在第14章指出，这两种都属于“迭代除法”，周期数≈位数，但每周期逻辑简单。

而“SRT除法”（Sweeney, Robertson, Tocher）更激进：它不一位一位猜，而是一位一位猜“商数字”（digit），这个数字可以是-2,-1,0,1,2（用冗余表示）。比如当前余数很大，就大胆猜商数字=2，减去2×除数；余数很小，就猜-1，加上1×除数。这样收敛更快，周期数≈n/2。但代价是需要查表（PLA）来决定每步猜什么——表的大小随基数增大而爆炸。所以现代处理器往往用“基数4 SRT”，平衡速度和硬件开销。

3.4 开方：用“牛顿迭代”和“CORDIC”，把几何问题翻译成加减移位

开方看起来是“乘法的逆”，但硬件实现比除法还棘手。最常用的是“逐位求根法”（Digit-by-Digit Radix-2），类似长除法：维护一个“当前根”R，每次猜下一位b（0或1），计算(2R+b)×b是否≤当前余数。但逻辑复杂，周期长。

Parhami在Part VI隆重推出CORDIC（Coordinate Rotation Digital Computer）算法——这是计算机运算史上的神来之笔。它把开方、三角函数、对数等统统转化为纯加减和移位！原理是：旋转一个向量，可以用一系列微小角度旋转叠加。而微小角度旋转的坐标变换公式里，cosθ≈1，sinθ≈θ，所以乘法退化为移位（θ=2⁻ᵏ时，×θ=右移k位）。例如算√x：

• 初始化向量 (x, 0)，目标是把它旋转到x轴上，此时x坐标就是√x。
• 每步旋转角度θₖ = arctan(2⁻ᵏ)，方向由当前y坐标符号决定（保证向y=0靠拢）。
• 旋转公式：x_{k+1} = x_k - y_k·d_k·2⁻ᵏ,y_{k+1} = y_k + x_k·d_k·2⁻ᵏ（dₖ=±1）。全是加减移位！

提示：CORDIC不追求单次最快，但电路极简（没有乘法器！），面积小，功耗低，特别适合FPGA和嵌入式芯片。Parhami在第22章用整整一节对比：专用开方器 vs CORDIC vs 牛顿迭代——结论是：对资源敏感场景，CORDIC是“后悔药”级别的存在。

4. 常见误区与易混概念：你以为懂了的“计算机运算”，可能正踩在坑里

初学者接触计算机运算，最容易在几个关键概念上“自以为懂”，结果一写硬件描述、一调时序、一算误差，立刻翻车。Parhami这本书的厉害之处，就在于它像一位严苛的导师，在每个算法讲解后，都悄悄埋下“注意陷阱”的提示。下面这5个点，是无数人在仿真里抓耳挠腮、在流片后才发现的血泪教训。

4.1 误区：浮点数“精度不够”是因为位数少 → 实际：是二进制表示法的结构性缺陷

• 为什么混：看到float只有23位尾数，自然觉得“加几位就行”。但0.1在二进制里是无限循环小数（0.0001100110011…），无论你给多少位，截断必然引入误差。IEEE 754规定了舍入模式（如“就近舍入偶数”），但无法消除根源。
• 怎么区分：精度损失 ≠ 舍入误差。前者是表示法导致的不可消除误差（0.1永远存不准），后者是计算过程中可控制的可管理误差（如加法后按规则舍入）。做金融？必须用定点数（如Q15.16格式）或十进制浮点（IEEE 754-2008 decimal32/64），而不是抱怨“float精度低”。

4.2 误区：补码加法“自动处理符号”所以不会溢出 → 实际：溢出检测恰恰是补码加法的核心任务

• 为什么混：学补码时老师说“正负数加减统一用加法器”，学生就以为“电路不管溢出”。但0111 (+7) + 0001 (+1) = 1000 (-8)，结果明明是+8，却成了-8——这就是溢出，且补码电路必须检测它。
• 怎么区分：溢出标志（Overflow Flag）不是可选项，是ALU的标配输出。检测逻辑很简单：当两个正数相加得负数，或两个负数相加得正数时，溢出发生。即OV = (Aₙ₋₁·Bₙ₋₁·¬Sₙ₋₁) + (¬Aₙ₋₁·¬Bₙ₋₁·Sₙ₋₁)（A、B是操作数最高位，S是结果最高位）。Parhami在第7章强调：任何安全关键系统（如汽车ECU），溢出检测必须硬件实现，不能靠软件事后检查——因为错误结果已经污染了寄存器。

4.3 误区：乘法器越快越好，所以都用华莱士树 → 实际：华莱士树面积大、布线难，对时序收敛是噩梦

• 为什么混：教材总夸华莱士树“log n周期”，学生就以为它是终极答案。但Parhami在第11章用真实数据说话：一个64×64华莱士树乘法器，面积是同样位宽阵列乘法器的1.8倍，关键路径布线延迟增加40%。在28nm工艺下，它可能因布线拥塞而降频，反而不如优化过的阵列乘法器快。
• 怎么区分：选乘法器要看设计约束。通用CPU（如x86）追求单周期，用深度流水化的华莱士树+进位链优化；嵌入式MCU（如ARM Cortex-M）追求面积和功耗，用4-8位小乘法器+软件循环；AI加速器（如TPU）则用大量小位宽（如8×8）乘法器阵列，靠并行吃性能。没有“最好”，只有“最适合”。

4.4 误区：RNS（剩余数制）能加速一切运算 → 实际：它连“比大小”都做不到，是典型的“偏科天才”

• 为什么混：听说RNS加减乘“无进位、全并行”，就幻想它能替代二进制。但RNS下，X < Y的判断需要先通过中国剩余定理还原成普通数，或者用复杂算法（如Mixed-Radix Conversion）间接比较——这比直接比原数还慢。
• 怎么区分：RNS是领域专用加速器，不是通用数制。它只在满足三个条件时闪耀：① 运算密集且同构（如FFT中的蝶形运算）；② 不需要大小比较、分支跳转；③ 可接受额外的编码/解码开销。Parhami在第4章警告：试图在通用处理器里用RNS做整数ALU，是“用火箭送快递”——成本远超收益。

4.5 误区：CORDIC算法“只需要加减移位”，所以一定比乘法器省资源 → 实际：迭代次数多，总功耗可能更高

• 为什么混：看到CORDIC公式里没有乘法，就以为它绝对省电。但算一个sin(x)，需要20+次迭代（n位精度需n次），每次迭代2次加法+2次移位。而用查找表（LUT）+插值，可能只要1次查表+1次加法。
• 怎么区分：CORDIC的优势在面积和确定性（时序稳定，无查表延迟），劣势在延迟和动态功耗。Parhami在第24章对比：在FPGA上，CORDIC开方器面积比查表法小60%，但完成一次计算耗时长3倍，总能耗高15%。所以它适合“面积极度敏感+对延迟不敏感”的场景（如卫星星载计算机），不适合“吞吐量优先”的GPU。

5. 什么时候该用“计算机运算”的硬核知识？一个真实调试故事与边界判断指南

去年，某高校实验室在做一个实时图像处理Demo时，遇到一个玄学问题：FPGA板卡上运行的边缘检测算法，对同一张图片，有时结果正确，有时边缘线条断断续续，像信号不良的老电视。他们查了代码、换了开发板、甚至怀疑是宇宙射线干扰——折腾两周无果。最后，一位老工程师盯着Vivado的时序报告皱眉：“等等，你们的开方模块，用的是IP核默认的‘最大速度’模式？”

原来，该IP核在“最大速度”下，内部用了深度流水化的牛顿迭代开方器，理论延迟12周期。但时序分析显示，其关键路径在某个时钟频率下，建立时间（setup time）刚好差0.03ns——也就是99.9%的芯片能跑，0.1%的芯片在高温下会失败。而实验室用的几块板子，恰好有一块芯片批次偏旧，硅片参数漂移，就卡在这个临界点上。

解决方案不是换芯片，而是回到Parhami书里第22章的CORDIC开方器描述：它虽然慢（24周期），但所有路径延迟高度一致，时序收敛极其稳健。改用CORDIC后，问题消失。这件事让我彻底信了Parhami在Preface里写的那句话：“Correctness and high performance are routinely expected, and episodes such as the Intel Pentium division bug… are indeed rare.” ——罕见，但一旦发生，就是灾难。而避免灾难的钥匙，不在测试覆盖率，而在对底层运算机制的敬畏与掌控。

所以，到底什么时候该动用这本书里的硬核知识？我用一张表划清边界：

从那以后，我每次在FPGA项目里用到任何“数学IP核”（开方、三角、滤波），都强制走一遍三步检查：

1. 查文档：确认它用的是哪种算法（牛顿？CORDIC？查表？）；
2. 算误差：根据输入范围和位宽，用Parhami第19章的误差传播公式，估算最坏绝对误差；
3. 压时序：在Vivado/Quartus里跑完综合后，专门打开该模块的时序报告，看关键路径是否在PVT（工艺-电压-温度）最差角下仍满足。

这三步，看似繁琐，却帮我省下了三次返工流片的钱，和一次客户现场崩溃的危机。计算机运算不是象牙塔里的数学游戏，它是悬在每一个数字系统头顶的达摩克利斯之剑——剑锋所指，是性能、是精度、是可靠性。而Parhami这本第二版，就是那本摊开在你面前的、带着温度的剑谱。希望帮到你。

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