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前阵子帮人看一块高阻输入的前端板子，信号源还没接上，示波器上就已经挂着一层几十毫伏的工频毛刺，探头一挪，毛刺幅度跟着变。板子上没几个元件，电源也是干净的线性方案，最后折腾半天，问题出在输入焊盘旁边那条本该"无关紧要"的地线走线上——它和输入节点之间隔着不到半毫米，形成了一条谁都没画进原理图的耦合通道。这类东西，行业里管它叫分布电容、杂散电容或者寄生电容，三个词经常被混着用，但每次混用，都会让后面的讨论变得含糊：到底是器件内部那个几皮法的极间电容，还是板子上走线之间那片说不清道不明的耦合区域，或者是一整段绕组摊开来的分布参数？

这个区分不是文字游戏。做过精密测量、高阻前端、开关电源或者高速链路的人都有体会：同样叫"几个皮法"，出现在不同的物理位置上，处理手法完全相反。器件极间电容要靠选型和补偿网络去消化，走线之间的耦合要靠布局和屏蔽去压制，而变压器绕组那种摊开的分布电容，往往得动结构、加静电屏蔽层才能解决。分不清是哪一类，就会拿着一个通用的"加个电容"或者"铺个地"的方案到处乱套，然后发现时好时坏。

下面这些内容，是我这些年在这三类"幽灵电容"上反复交学费攒下来的。适合已经能独立画板、但对高频和高阻场景还缺少手感的朋友，也适合做测量、电源、传感器的同行拿来对照。里面会给出可以直接抄的估算公式、几组可参考的数量级，以及几个我自己踩过的坑。

1. 三个术语的真实边界：一个上位概念和两个观察角度

1.1 寄生电容讲的是"身份"，只要有电容但你没打算要，它就算

寄生电容（parasitic capacitance）这个词的落脚点是"非设计意图"。你去翻原理图，图上每一根连线都是理想的零阻抗、零电容；但实物上任意两个导体之间只要有电位差，中间又有介质，就会存住电荷，就构成电容。这部分没被画进网表、却在工作中真实起作用的电容，统统归入寄生电容。

按这个定义，寄生电容的范围大得离谱：运放输入级的栅源电容、MOSFET 的米勒电容、二极管结电容、继电器触点间的电容、PCB 上两条相邻走线之间的互容、连接器插针到外壳的电容，甚至你手上那根表笔对地的电容，都能叫寄生电容。它描述的是身份属性，不描述位置，也不描述数值分布。

正因为范围太大，实际沟通时单说"寄生电容"是没用的。你说"这里有个寄生电容"，对方第一反应一定是"在哪两点之间、多大、什么频率下起作用"。三个信息缺一个，这句话就没有工程价值。我见过太多评审会上大家围着"寄生电容导致振荡"这句话吵半天，结果没人说得清这个电容是跨在反馈电阻两端，还是从输出节点挂到地，还是从敏感节点耦合到了开关节点——这三种情况的解法完全不是一回事。

所以我的习惯是：永远不用"寄生电容"单独指代问题，而是直接说"R12 两端并了大约 0.5pF 的寄生电容""输入焊盘到旁边地铜皮之间有约 2pF"。把它落到具体的两点之间，问题就自动缩小了一半。

1.2 分布电容讲的是"形状"，强调沿结构摊开、无法集总到一点

分布电容（distributed capacitance）的核心是空间延展性。它指的不是一个集中在一处的电容，而是沿着一段有物理长度的结构均匀或不均匀铺开的电容，你没法用一个 2.2pF 的电容符号把它等效掉，必须用单位长度电容（pF/m、pF/cm）来描述。

最典型的例子是传输线。一根 50Ω 微带线在常见板材上，单位长度电容大约在 1.2~1.4pF/cm 这个量级，一米就是一百多皮法，这些电容不是长在线末端的，而是沿途每一小段都在和参考平面耦合。你用集总电容去等效它，只在电长度很短（比如小于波长的十分之一）时才勉强成立。同样，变压器绕组、电机定子绕组、长距离信号线缆，它们的对地电容都是分布性质的。

这个区别在实操中非常要命。集总电容的阻抗是 1/(jωC)，随频率单调下降；分布参数结构表现出来的是特性阻抗和传输延时，会出现谐振、驻波、阻抗不连续这些现象。曾经有个朋友做一条两米长的传感器引线，信号频率才几百千赫，他觉得"频率这么低不用管传输线"，结果现场怎么调都有振铃，最后发现是引线的分布电感配分布电容形成了谐振，跟他的信号频率根本不搭界。

判断要不要按分布参数处理，我的经验线是：结构物理长度超过信号最高有效频率对应波长的十分之一，就得当分布参数看。对普通板材上的信号，粗略按 6~7ps/mm 的传播延迟算，100MHz 对应的波长在板上约 1.4 米，十分之一是 140mm。也就是说，只要你的走线或者线缆超过十几厘米、信号里又有上百兆的分量，就别再拿集总电容的思路硬套了。

1.3 杂散电容偏重"意图"，多指找不到设计依据的耦合路径

杂散电容（stray capacitance）这个词带一点"来路不明"的味道。它在高压、精密测量、电磁兼容这几个圈子里出现频率最高，通常指那些没有被任何设计行为明确引入、路径也不容易一眼看穿的耦合电容。比如高压端子和机壳之间、浮地测量前端和大地之间、开关电源原副边之间。

和寄生电容相比，杂散电容更强调"散"——路径分散、分布不规则、随装配方式和走线姿态变化。你把手靠近一块高阻板子，读数就飘，这个变化量就可以叫杂散电容变化。它很多时候难以精确建模，只能靠量级估算加实验验证来控制。

我个人的用语习惯是这样区分的：能明确指出端点、数值相对稳定的，叫寄生电容（比如"运放反相输入端的 3pF 输入电容"）；沿着长结构铺开的，叫分布电容；路径说不清、随环境漂、主要靠"距离和屏蔽"来对付的，叫杂散电容。这套叫法不严谨，但在团队内部沟通效率最高。

1.4 同一块板子上，三个词分别指向什么

举一个具体场景把三者摆在一起。假设一块板子上有个高阻输入端，接一个低偏置电流运放，旁边一路开关电源，板边还有一条对外线缆。

看这张表就明白：三者不是并列的三类元件，而是同一个物理现象在不同观察角度下的三种称呼。真正决定方案的是"耦合发生在哪两点、介质是什么、多大、随什么变化"。

2. 幽灵从哪儿长出来：按物理位置逐个拆

2.1 所有故事的起点都是两块导体加一段介质

把任何一对导体想象成电容器的两块极板，中间那块绝缘材料就是介质。这个模型简单到不需要解释，但它能推导出后面所有结论：电容正比于极板正对面积、正比于介质介电常数、反比于间距。想让电容小，就去减小面积、拉大间距、换低介电常数的介质，或者干脆在中间插一块被驱动的导体把电场截断。

正因为这个模型太基础，很多人在画板时会下意识忽略它——原理图上看，两个网络之间是断开的，电气上"没有连接"。但交流信号从不看原理图，它只认电场。两块铜皮靠得近，位移电流就过去了。

我一般会提醒新手做一个思维练习：把板子想象成一层一层叠起来的铜和介质，然后问自己"我要保护的这个节点，周围一圈都有什么东西"。答案通常不止一个，可能是同层的邻线、下面的地平面、上面的元件本体、旁边的过孔、外壳、以及那根不得不引出去的线缆。把这一圈数清楚，问题就解决一半。

2.2 走线、焊盘、过孔与参考平面是板级主要来源

PCB 上的寄生电容大致分三种：对参考平面的、对同层相邻网络的、跨层的。

对参考平面的电容是最大头，也是最容易被忽略的。一条 0.2mm 宽、0.2mm 介质厚度的 50Ω 微带线，单位长度对地电容在 1.3pF/cm 左右。一条 5cm 的走线就是 6.5pF。这个数值放在电源线上无所谓，放在高阻信号或者反馈节点上就足以改变频率响应。

同层相邻网络的互容量级小得多，但往往是麻烦的源头。线和线之间是边缘场耦合，耦合强度和间距的关系非常陡峭——间距从 0.2mm 拉到 0.6mm，互容可能掉到原来的五分之一甚至更少。所以"拉开距离"这条老建议在抑制串扰上性价比极高，比换材料、加屏蔽都立竿见影。

过孔经常被当成纯电阻/电感元件，其实每个过孔对外围的参考平面、对相邻过孔都有电容，单个过孔在普通板层结构下大约 0.1~0.3pF。一个差分对上的两个过孔之间还会有互容，在十几 Gbps 的链路上这点差别能体现在眼图上。

2.3 封装内部和器件极间：从出厂就带着的电容

器件本身的寄生电容是你选型时就该看的参数，不是布板能解决的。

MOSFET 的输入电容 Ciss、反向传输电容 Crss 直接决定驱动损耗和米勒平台；二极管的结电容决定反向恢复时的尖峰；运放的输入电容（CMOS 输入通常 1~5pF，双极型输入会大一些）会和反馈电阻形成极点；光耦原副边之间的耦合电容通常在 0.5~2pF，高压隔离场合这个数值很关键。

这类电容的特点是数值稳定、有据可查、可通过选型改变。所以处理思路和板级完全不同：板级靠布局，器件级靠选型和电路补偿。我见过有人在板子上反复改走线想消除一个振荡，最后发现问题出在运放的输入电容上——换个低输入电容的型号，问题当场消失。

2.4 磁性元件的匝间、层间与绕组对磁芯

变压器和电感是分布电容的重灾区，也是最容易搞错量级的地方。

绕组的匝与匝之间、层与层之间、绕组对磁芯之间都存在电容。这些电容沿着绕组分布，等效出来的总电容可以从几十皮法到几百皮法。对一个工作频率几十千赫的开关电源变压器，这个电容是共模噪声从原边跑到副边的主要通道之一，它的存在直接决定了你需不需要加静电屏蔽层（也叫法拉第屏蔽）。

工艺上能做的调整包括：减少层数、采用分段绕法（把一次侧绕组分成两段，二次侧夹在中间）、加静电屏蔽铜箔并引出到指定电位、用三重绝缘线。这些手段会牺牲耦合面积或者增加成本，所以必须先把量级算清楚再动手，而不是"感觉噪声大就加屏蔽"。

2.5 线缆和连接器是最容易漏算的一大片

板子画得再讲究，一根一米长的线接出去，局面全变。普通屏蔽线缆的芯线对屏蔽层电容大概在 50~150pF/m 之间，具体看绝缘材料和结构。一根两米的线缆，光这个电容就两三百皮法。

这个电容对高阻信号是致命的：一个 10MΩ 的源阻抗配 200pF 负载电容，时间常数是 2ms，对应带宽不到 80Hz。这就是为什么很多传感器板子台架上测得好好的，一接线就变慢、就失真——问题不在板子，在线缆的分布电容在给信号源加载。

连接器同理。多针连接器里相邻两个针之间、针与外壳之间都有电容，一两皮法的量级看着不大，但如果你走的是高阻差分信号，两针之间的不对称电容会直接转换成共模误差。选连接器时顺手看一眼它的电容参数，能省掉很多事后调试。

3. 不进仿真器也能算出量级

3.1 平行板近似与它的三个失效前提

最基础的估算是平行板公式：

C = ε0 * εr * A / d

其中 ε0 = 8.854e-12 F/m，A 是正对面积（m²），d 是间距（m）。换算成工程单位：面积用 mm²、间距用 mm，得到的结果乘以 8.854e-3 再乘 εr 就是 pF。

举个例子：输入焊盘 2mm × 2mm，下面 0.2mm 处是地平面，板材 εr 取 4.3，那么 C ≈ 8.854e-3 × 4.3 × 4 / 0.2 ≈ 0.76pF。这个结果和实测能对得上，说明平行板近似在这个尺度下够用。

但它有三个明显的失效场合：一是极板面积远大于间距时，边缘场占比不可忽略，实际值会偏大；二是两个导体不是平行正对而是错位、成角度时，公式基本失效；三是中间介质不均匀（比如一半在板材里一半在空气里），εr 要按有效介电常数折算。所以这个公式的定位是"量级判断"，不是"精确设计"。算出来 0.5pF 还是 2pF，对方案选择有影响；算出来 0.76pF 还是 0.83pF，就没有意义。

顺手可以写个小脚本方便批量算：

EPS0 = 8.854e-12 def cap_pf(area_mm2, gap_mm, er=1.0): return EPS0 * er * (area_mm2 * 1e-6) / (gap_mm * 1e-3) * 1e12 # 2mm x 2mm 焊盘, 0.2mm 介质, FR4 print(cap_pf(4, 0.2, 4.3)) # 约 0.76 pF # 10mm x 10mm 屏蔽铜皮, 1mm 间距, 空气 print(cap_pf(100, 1.0, 1.0)) # 约 0.89 pF

3.2 走线对地：用传播延时反推，比背公式快

微带线对地电容有个非常好用的关系：

C = t_d / Z0

其中 t_d 是单位长度传播延时，Z0 是特性阻抗。普通 FR4 上微带线的传播延时约 6~7ps/mm，取 6.5ps/mm，Z0=50Ω，代进去 C ≈ 0.13pF/mm，也就是 1.3pF/cm。带阻焊的带状线会稍慢一点，6~7ps/mm 也差不多。

这个公式的好处是不用查板材参数，只要你知道线宽和层叠是奔着 50Ω 去的，就能立刻估出单位长度电容。40mm 的走线大约 5.2pF，80mm 大约 10.4pF。我心里常备的几组数：10mm≈1.3pF、25mm≈3.3pF、100mm≈13pF。

如果走线不是 50Ω 而是更宽（阻抗更低），单位长度电容会按比例上升。比如 25Ω 的走线，同样的传播延时下电容翻倍，100mm 就是 26pF。电源网络的宽铜皮对地电容经常被低估，一块 10mm × 50mm 的电源铜皮，对 0.2mm 下方的地平面，电容能到十几皮法——这在 EMI 角度反而是好事，等于自带了去耦。

3.3 平行走线之间的互容：量级小，但作用距离长

同层平行走线的互容没有简单的解析公式，和线宽、间距、板材厚度都有关系。经验数据是：0.2mm 宽、0.2mm 间距的两条平行微带线，单位长度互容大致在 5~10fF/mm 这个量级，也就是 10mm 平行长度贡献 50~100fF。

这个数值看起来微不足道，但它作用在两个高阻节点之间时，效果会被放大。假设一端是 1MΩ 的节点，另一端的信号有 10V/μs 的摆率，耦合过去的电流是 C·dv/dt = 100fF × 10⁷ V/s = 1μA。这 1μA 灌进 1MΩ 电阻，就是 1V 的干扰电压。所以互容的大小不能单独看，要结合节点阻抗和信号摆率一起评估。

3.4 一组可以记在脑子里的数量级

这张表的作用不是让你精确计算，而是在讨论时能快速判断"这个数值合不合理"。有人跟你说某块板子上走线之间有 50pF 耦合，你可以立刻反问：平行长度是多少？如果只有 20mm，那这个数大了两个数量级，八成是把对地电容或者别的路径算进来了。

4. 它在电路里捣乱的具体方式

4.1 高阻节点：一皮法就能改写带宽

高阻节点是幽灵电容最爱的猎场。一个 10MΩ 的源阻抗配上仅仅 5pF 的负载电容（运放输入 3pF + 走线 2pF），时间常数是 50μs，对应带宽约 3.2kHz。也就是说，你精心选了一颗 10MHz 带宽的运放，实际电路的带宽被寄生电容压到了三千赫兹，差了三个数量级。

这个账很多人不算，因为手册上写的是运放本身的带宽，而系统的带宽由整个节点的阻抗和电容共同决定。我一般会在设计评审时直接问一句："这个节点的总电容是多少？"答不上来的，基本都要回去补算。

对抗手段有三条：缩短这个节点的走线（减电容）、把反馈电阻的阻值降下来（降阻抗，代价是功耗和精度）、在反馈电阻上并一个小电容做相位补偿（把极点变成可控的）。第三条最常用，但也最容易做过头——补偿电容给大了，带宽掉得比原来还狠。

4.2 反馈回路里的隐形极点

跨阻放大器、电荷放大器这类电路，反馈电阻 Rf 和节点上的总寄生电容 Cp 会形成一个极点，频率是 1/(2π·Rf·Cp)。Rf=1MΩ、Cp=1pF 时，极点只有 159kHz。如果运放的增益带宽积是 10MHz，这个极点在环路里会造成明显的相位滞后，稳定性储备被吃掉。

正确做法是主动在 Rf 两端并联一个计算过的 Cf，让这个极点变成"设计出来的极点"，用它去抵消极点带来的相位损失。计算方式是用运放增益带宽积 GBW 和 Rf、Cp 的关系：

Cf = sqrt(Cp / (2π * Rf * GBW))

比如 Cp=1pF、Rf=1MΩ、GBW=10MHz，算出来 Cf ≈ sqrt(1e-12 / (6.283 × 1e6 × 1e7)) ≈ sqrt(1.59e-26) ≈ 0.126pF。这个值小到接近于零，说明在这个配置下寄生电容本身还不构成主要威胁；但如果 Rf 提到 10MΩ，Cf 会变成 0.4pF 左右，就必须认真对待了。

4.3 精密测量前端：漏电流和建立时间

在高阻测量里，杂散电容的危害不只体现在带宽上，还有两个更隐蔽的方面：漏电流路径和建立时间。

先说漏电流。一个 1pF 的耦合电容，跨在工频高压和敏感节点之间，产生的位移电流是 2πfCV。f=50Hz、C=1pF、V 取几百伏时，电流在几十纳安量级。这个数听着很小，但如果你的前端在测 pA 级电流，几十纳安就是灾难。这就是为什么静电计级别的电路要用 guard 环、要用特氟龙支柱、要清洗助焊剂——所有这些都是为了掐断杂散路径。

再说建立时间。多路复用的数据采集系统切换通道时，新通道的源阻抗要给节点上的全部电容充电。节点电容 100pF、源阻抗 100kΩ，时间常数 10μs，要建立到 16 位精度（约 11 个时间常数），需要 110μs。如果你的采样率是 100kSPS，周期只有 10μs，那根本建立不起来，读数会一直带着上一通道的残影。这个现象在台架上用单一缓变信号测是看不出来的，一接多路切换就暴露。

4.4 开关电源的共模通路：变压器分布电容是主桥

反激、正激这类隔离拓扑里，原边开关管的漏极电压跳变非常快，dv/dt 可以到几 kV/μs 甚至更高。变压器原副边之间那几十皮法的分布电容，就成了共模电流的通路。

算一下：C=30pF，dv/dt = 5kV/μs = 5×10⁹ V/s，i = C·dv/dt = 0.15A。这个 0.15A 的尖峰电流会沿着副边、输出线缆、大地绕一圈回来，形成辐射和传导干扰。这也是很多电源在实验室单独测试没问题，一装进整机、一接上长线缆就超标的原因。

处理手段包括：在变压器里加静电屏蔽层并接到原边的静点（不是随便接地）、优化 Y 电容的路径让共模电流有短回路可走、减小开关节点铜皮面积、放慢开关沿。这些措施都是在动那个分布电容或者它周围的路径，动之前必须先想清楚电流要往哪儿走。

4.5 高速链路的阻抗台阶

高速差分链路上，寄生电容表现为阻抗不连续。一个过孔、一个连接器焊盘、一段变宽的走线，都会引入额外的对地电容，让局部特性阻抗掉下去，产生反射。眼图上看到的那点过冲和闭合，很多时候就是几十飞法造成的。

在十几 Gbps 的速率下，处理方式通常是"电容补偿"：在电容偏大的位置（比如过孔）旁边挖掉参考平面（反焊盘）减小电容，或者在电感偏大的位置（比如细颈）加一小块铜皮补电容。这是一门需要仿真的手艺，但基本判断逻辑就是维持单位长度电容和电感的比例不变。

5. 怎么把幽灵电容测出来

5.1 LCR 表测 0.1pF 为什么基本不可信

很多人的第一反应是拿 LCR 表去量。问题在于，LCR 表的夹具、表笔、连线本身就有几皮法的电容，而且这个本底电容会随表笔摆放位置变化。你想测 0.5pF 的东西，本底就有 3pF，误差百分之几百。

可行的做法有几个。一是开路校准：先把表笔按实际测量的姿态短接或开路做归零，把这个姿态下的本底扣掉，然后再测，扣完之后剩下的才是有效值。二是改用并联大电容法：先测一个已知的 10pF 电容，再并上待测电容再测一次，差值就是待测值，这样本底大部分被抵消。三是换用更高频率的测量：在 1MHz 下测小电容，阻抗更低，相对误差会小一些。

我个人的经验是：低于 1pF 的电容，不要指望用台式 LCR 表测准，改用间接方法验证更靠谱。

5.2 网络分析仪法：从 S21 反推互容

测两条走线之间的互容，最实用的办法是用网络分析仪测 S21。把两条线当成一个两端口网络，一端激励一端接收，测出的插入损耗里最主要的分量就是容性耦合。

在低频段（耦合以容性为主、可以忽略电感的频段），互容可以用下式粗估：

C ≈ |S21| / (2π f Z0)

条件是两端都是 50Ω 匹配、耦合较弱（S21 远小于 1）。比如在 100MHz 测得 S21 = -40dB，也就是 0.01，那么 C ≈ 0.01 / (6.283 × 1e8 × 50) ≈ 0.32pF。这个方法用起来快，缺点是它测的是整个通道的耦合，包含了夹具和连接器的贡献，要配合空板对照才能分离出来。

5.3 Guard 环和屏蔽的正确接法

Guard（保护环）的原理不是"接地"，而是"让保护环的电位和敏感节点相同"。这样保护环和敏感节点之间没有电位差，也就没有位移电流，等效于把那条耦合路径短路掉了。

常见的错误做法是把 guard 环直接接到地。这会毁掉整个设计：敏感节点和地之间本来只有很小的耦合，现在你在旁边摆了一圈大面积的地，反而把电容加大了。正确做法是用一个电压跟随器把节点电位缓冲出来，驱动 guard 环。

同理，同轴电缆的屏蔽层如果接在敏感节点那一侧、由跟随器驱动，就叫"驱动屏蔽"，能把芯线对屏蔽的分布电容（可能几百皮法）从电路里"变没"。对高阻传感器、压电元件这类应用，这个技巧几乎是必备的。

5.4 一次自认为测准了的反例

有一回测一个前端板子的输入电容，LCR 表上读数稳定，每次都是 8.2pF，重复性很好，我很满意地记进了文档。后来电路做出来带宽比预期低了不少，回头一查才发现问题：我用表笔去戳焊盘时，表笔本身贴着板面，改变了周围的电场分布，另外板子当时还没有焊连接器。等把连接器和线缆装上去，实际电容变成了三十多皮法——多出来的那二十多皮法全在连接器和线缆上。

这件事给我的教训是：测量条件必须和实际工作条件一致。裸板测出来的电容只反映裸板，接上线缆、装上外壳、盖上屏蔽罩之后，数值会变，而且往往变得更多。所以现在我的做法是，凡是涉及高阻或者高频的电容估算，都以"整机装配完成后的状态"为准，裸板数据只用来做相对比较。

6. 布局上的几条硬规则和它们背后的理由

6.1 面积、间距、平行长度这三个旋钮

抑制板级寄生电容，本质上就是在调三个量：耦合面积、间隙距离、平行长度。这三个量对电容的影响分别是线性、反比、线性，但实际效果差别很大——间距的影响最陡，因为它同时影响边缘场的分布。

具体做法：敏感节点的焊盘做小（不要为了好焊就放大）、敏感走线尽量短（能 5mm 就不要 15mm）、和邻线的间距拉开到线宽的三倍以上、避免长距离平行走线（必须平行时中间插一根地线，地线要两端打过孔）。

关于"中间插地线"，有个细节值得说：这根地线必须密集打过孔接到参考平面。如果它只是浮着的一段铜，那它就变成了一个天线，反而把干扰从一边耦合到另一边。我见过因为地线没打过孔导致串扰变大的案例，查了很久才发现这个"屏蔽线"本身在作祟。

6.2 敏感区域挖空：什么时候该挖、什么时候不能挖

高阻节点和高速信号节点下方，经常要把参考平面挖掉一块，目的是减小对地电容。但这一刀不能随便下。

挖空的代价是失去回流路径，走线的特性阻抗会突变，如果这条线上跑的是高速信号，反射可能比电容本身更麻烦。所以正确判断标准是：如果这个节点是低速、高阻、对电容敏感的，挖空有收益；如果这个节点是高速、阻抗受控的，宁可保留完整的参考平面，用别的手段解决。

对高阻节点挖空时，还要注意挖空区域的边界不要形成新的耦合。挖掉地平面后，下方如果再有一层电源平面，那你只是把耦合对象从地换成了电源，问题没解决只是换了个名字。

6.3 屏蔽罩该接哪里，接几个点

板级屏蔽罩的作用是把敏感区域和外界电场隔开。接地的关键点是：沿着罩子的周边密集打过孔，间距小于最高关心频率对应波长的二十分之一。如果只在四个角打孔，罩子在中高频上就变成了一个谐振腔，某些频点上屏蔽效果会突然变差。

另外，罩子本身对内部走线有电容。一个 20mm × 20mm 的罩子，罩顶距板面 3mm，按平行板估算电容大概是 8.854e-3 × 1 × 400 / 3 ≈ 1.2pF。这就是为什么装罩子前后要重新测一次，罩子带来的电容变化有时候会超过它屏蔽掉的东西。

6.4 对称和差分：让电容自己抵消

差分结构最大的好处不是抗干扰能力强，而是两边的寄生电容可以互相抵消。只要正负两路的走线长度、间距、周围环境完全对称，它们承受的共模干扰就是相等的，在差分接收端做减法时自动消掉。

这个思路的实操要点是：走线严格等长等距、两侧的参考平面和周围铜皮一致、过孔数量和位置对称、元件布局镜像。听起来像老生常谈，但真正做到位的不多。我见过差分对一侧贴着一块大面积地铜、另一侧空着，结果两路的对地电容差了 2pF，共模抑制比在几十兆就崩了。

6.5 该用的时候别浪费：把分布电容当元件用

幽灵电容不全是坏事。滤波器里的电容、匹配网络里的电容、PCB 天线、电容式触摸按键，用的都是同一套物理规律，只不过这次是"设计出来的"。

一个实用技巧是用焊盘做小电容：需要零点几皮法的补偿电容时，与其焊一颗 0.5pF 的 0402，不如直接画两块 1mm × 1mm 的铜皮，间距 0.15mm，算下来大约 0.26pF，精度比贴片电容还稳定（因为不受元件容差和焊接寄生影响）。在高频匹配网络里，这种做法非常常见，改版时调整铜皮尺寸就能微调，比换料快得多。

7. 我踩过的几个坑

7.1 把"加个 0.1μF"当成万能药

早年遇到任何噪声问题，第一反应都是加 0.1μF 去耦。后来才明白，0.1μF 在几十兆以上基本是感性的，对高频耦合毫无作用。真正管用的是搞清楚耦合路径：如果是电场耦合，就在敏感节点旁边加 guard；如果是共模电流，就得给共模电流找一条低阻抗的回路。盲目加电容有时候还会形成新的谐振，让频谱上多出几个峰。

7.2 忽略连接器的电容

前面提过那个 8.2pF 变 32pF 的例子，就是栽在连接器和线缆上。后来我养成一个习惯：设计高阻前端时，先把"板子 + 连接器 + 线缆"的总电容预算列出来，再回头分配板子上可用多少。这个预算表比任何仿真都管用，因为它逼着你面对"整机"而不是"裸板"。

7.3 变压器屏蔽层接错了位置

开关电源噪声超标，加了静电屏蔽层，结果一点效果没有，反而某些频段更差。拆开检查，屏蔽层被引到了副边地。屏蔽层的作用是把原副边之间的电场截断并把电荷引回原边的静点，接到副边地等于把共模电流直接灌进副边，方向完全错了。改接到原边母线正端之后，传导测试立刻好了一截。

7.4 用万用表判断耦合路径

高阻电路的漏电排查，用普通万用表基本没戏，因为它的输入阻抗只有 10MΩ，一搭上去就把问题掩盖了。有效的做法是用高输入阻抗的静电计或者皮安表，或者干脆用"拆解法"：逐个断开可疑路径看读数变化。这个过程很笨，但最可靠。

7.5 忘了温度和环境的影响

板材的介电常数随温度和湿度变化，吸水之后 εr 会上升，寄生电容跟着变大。有一次做了一批板子，出厂测试全部合格，客户那边梅雨季节开始出现偶发漂移，查到最后是板材吸潮导致高阻节点的对地电容变化。后来在结构和涂覆上做了处理才稳定下来。这类问题在实验室几乎复现不了，只能靠对材料特性的了解提前预防。

7.6 一个反直觉的经验

最后分享一个和直觉相反的观察：在抑制杂散电容这件事上，"多"经常不如"少"。多加一层屏蔽、多铺一块地铜、多放几颗滤波电容，很多时候带来的新耦合比解决的还多。真正有效的做法通常是把结构做得更简单、把敏感节点变得更小、把回路变得更短。我现在的习惯是，每加一个"防护措施"之前，先问自己它会不会引入新的耦合路径，答案不确定就先不加，用测量验证过再说。