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简介：这份资源是《Low Power Methodology Manual For System-on-Chip Design》的中文翻译文档，面向从事低功耗芯片设计的工程师、研究生及数字后端学习者，帮助读者系统理解SoC低功耗设计的基本概念、功耗来源与主流优化方案。文档围绕动态功耗与静态功耗两条主线展开，涵盖开关功耗与短路功耗的公式推导、亚阈值漏电流与栅氧隧穿等漏电组成，以及clock gating、gate level power optimization、Multi-VDD、Multi-Vt、power gating、VTCMOS、Stack Effect和长沟道器件等实用技术，并结合90nm以下工艺的实际数据说明功耗对封装成本、电池寿命与可靠性的影响。压缩包共1个doc文件，大小约178KB，内容紧凑、便于检索与打印研读。目前已有1237人学习，适合作为低功耗设计入门梳理与工程实践的参考笔记。

1. 从一颗 100W 的芯片说起：低功耗 SoC 设计到底在解决什么问题

第一次翻这份《Low Power Methodology Manual For System-on-Chip Design》中文翻译时，最扎眼的不是公式，而是一个数字：90nm 以下，顶级芯片总功耗能到 100–150W，单位面积 50–75W/cm²，局部热点更高。这个量级意味着封装、电源、散热三笔成本同时失控，散热片大得像砖头。对电池供电的便携设备和无源电子标签来说，功耗直接等于续航和通信距离。这份资料要解决的就是这件事：把 low power 从一句口号拆成可执行的方法论，覆盖动态功耗与静态功耗的成因、clock gating、multi-VDD、multi-Vt、power gating 这几条主线。它适合正在做低功耗方向毕设或课设的学生，也适合需要给团队出一份低功耗设计规范的从业者。

2. 功耗账本先算清：动态与静态两条主线怎么拆

做低功耗方案，第一步不是选技术，而是把功耗账算明白。账算不清，后面所有优化都是玄学——你改了某个模块，功耗降了 5%，但到底是哪一项贡献的，说不出来。这份资料的价值在于它先把功耗拆成动态和静态两大部分，再分别给出可操作的抓手，整个方法论就建立在这个拆分之上。

2.1 动态功耗公式与四个可调参数

CMOS 电路的动态功耗由开关功耗和短路功耗组成，资料给出的公式是：

Pdyn = (CL * Vdd^2 * Ptran * F) + (ttran * Vdd * Ipeak * F)

前半部分是开关功耗，后半部分是短路功耗。参数含义如下：CL 是电路总负载电容，Vdd 是工作电压，Ptran 是工作电路所占比例，F 是工作时钟频率，ttran 是 PMOS 与 NMOS 同时导通的时间，Ipeak 是短路电流。

这个公式的工程意义在于它直接列出了四个可调旋钮：Vdd、F、CL、翻转活动率。其中 Vdd 是平方项，所以降电压的收益最大，这也是后面 multi-VDD 和 DVFS 的理论依据。短路功耗那一项，只要 gate 输入斜率足够小、ttran 足够短，通常可以忽略，所以实际优化重点落在开关功耗上。我一般会建议学生先把这四个参数在目标设计上的量级估一遍，再决定主攻哪个方向，而不是一上来就堆技术。

2.2 静态功耗的四个漏电分量

静态功耗是电路不翻转、只供电时晶体管漏电流造成的功耗，资料把它分成四部分：

其中 IGIDL 是资料里作者自己也没完全搞清、查资料后补上的部分：90nm 以下 Drain 端形成超强反偏电场，Gate 与 Drain 的 overlap 区 Sub 掺杂浓度偏大（为防止 punchthrough），容易发生 band-band tunneling 或 avalanche，形成较大的 Drain 到 Sub 漏电。这个细节值得在方案里保留，因为它解释了为什么深亚微米下漏电不是单一机制。

关键趋势是：深亚微米下 Vdd 降低，为保性能同时降 Vt，而 Isub 与 Vt 呈指数反比，导致 Isub 急剧增大。资料给的数字是 45nm 下 Isub 约为 90nm 的 6.5 倍，且随温度指数上升。90nm 工艺栅氧只有几个 nm，Igate 可达 Isub 的 1/3，65nm 下可等于 Isub。这组数字是说服评审「为什么必须做静态功耗优化」的最硬证据。

2.3 从公式到技术选型的映射

把两条主线合起来看，技术选型就有了依据。降 Vdd 对应 multi-VDD 和电压缩放；降 F 和翻转率对应 clock gating；降 CL 对应门级功率优化和面积优化；降静态漏电对应 multi-Vt、power gating、VTCMOS、Stack Effect、长沟道器件。资料对后三种静态方法的态度很明确：VTCMOS 要额外两条 power rails、增加建库难度，小尺寸下作用不明显；Stack Effect 理论上要在关时钟前把所有 gate 输入置为关闭，现实中不可实现；长沟道器件能降静态电流但影响动态响应、增加栅电容，只适合翻转少或性能要求不高的地方。所以真正能进主流程的是 multi-Vt 和 power gating，这也是资料后半部分的重点。

3. 标准低功耗技术落地：clock gating、门级优化、multi-VDD 与 multi-Vt

这一章是方案里最容易被照搬的部分，因为这几项技术工具支持成熟、风险可控。但「工具支持」不等于「随便开开关就行」，每一项都有前置条件和副作用，写方案时要把这些讲清楚，否则实现阶段一定翻车。

3.1 clock gating：用 latch 门控单元换 50% 动态功耗

门控时钟的基本思想是寄存器使能无效时把 clock 关掉，clock tree 上的 buffer 和 register 都不再产生动态功耗。资料给的收益是动态功耗节省 50% 以上，同时面积减小约 20%，原因是成组的 EN 逻辑被一个 clock enable 电路取代，clock tree 上需要串的 delay cell 也因 gate cell 自带延时而减少。

门控电路有两种：latch 加逻辑门，或单逻辑门。全部用同相时钟时建议用第一种，latch 保证逻辑门输出无 glitch；双相时钟可用第二种，但都要用 STA 报 setup/hold violation。现代单元库通常提供专用 gate clock cell，能检查 setup/hold violation，工具保证时钟上无 glitch。

DC 中自动插入的典型配置如下：

# 指定门控单元风格：基于 latch，正沿用 and，负沿用 or set_clock_gating_style -sequential latch \ -positive_edge_logic {and} \ -negative_edge_logic {or} \ -setup 0.5 -hold 0.5 \ -minimum_bitwidth 3 # compile 前执行，-module_level 允许工具替换 RTL 中手插的门控单元 insert_clock_gating -module_level

参数说明：-sequential latch指定基于 latch 的门控类型；-positive_edge_logic和-negative_edge_logic分别指定上升沿、下降沿触发寄存器所用的门控单元；-setup/-hold给约束；-minimum_bitwidth 3表示至少 3 个寄存器共用一个门控单元才划算，这也是缺省值，低于这个数面积和功耗收益会被门控单元本身吃掉。-module_level让工具把 RTL 手插的门控单元替换成它认为安全的版本，混合流程里很有用。

提示：门控单元插入后必须重跑 STA，重点看门控使能路径的 setup/hold，以及 clock gating check 是否被工具正确识别，否则会出现「仿真对、硅上错」的经典问题。

3.2 门级功率优化：工具透明但别完全不管

门级功率优化由工具自动完成，对设计者和后端工程师透明。基本思想包括：把高翻转率 net 放在路径早期与低翻转率 net 运算、缩短高翻转率 net 的传播路径、把高翻转率 net 接到低输入电容的门输入端、低翻转率 net 接到高输入电容的门输入端。

这一项在方案里不需要写实现细节，但要写验收口径：综合后对比优化前后的 switching power 报告，确认高翻转率 net 的电容负载确实下降了。完全不管的风险是，如果约束或库设置不对，工具可能根本没做这级优化，而你以为它做了。

3.3 multi-VDD：按性能分域供电的收益与流程代价

multi-VDD 的思想是 SOC 内不同模块按性能要求分配不同电压。资料给的例子很典型：Cache RAM 要跑最高时钟，分配 1.2V；CPU 次之，因为系统性能还取决于高速 RAM；其余电路工作在最低频，分配 0.9V。

收益是低功耗效果最好，代价是流程复杂度大幅上升：模块间要加 power rails 和 level shifters；工艺库要提供各电压下单元的 delay 信息；模块接口时序要严格保证。写方案时要把这些代价量化成工作量，否则评审会问「为什么不用更简单的方案」。

3.4 multi-Vt：双阈值流程的两种走法

Vt 是双刃剑：降 Vt 提高动态电流、提升速度，但 Vt 与静态漏电呈指数反比。所以性能要求高的路径用 low Vt，频率低的路径用 high Vt。资料提到工具可利用库中不同阈值单元自动优化 timing 和 power。

双 VT 流程有两种走法，取决于项目目标：

• 追求最高性能：第一遍用 low Vt 库实现，再用 high Vt 库优化，把非关键路径的 cell 替换为 high Vt，在满足性能前提下把功耗压到最低。
• 追求低功耗优先：顺序相反，先用 high Vt 实现，再对关键路径局部换 low Vt。

资料作者坦言自己没做过这类项目、没有实际体验，这个诚实的态度值得保留在方案的风险说明里：双 VT 流程对库的支持和工具版本有依赖，方案里应把它列为「需在目标工艺上先做小规模验证」的项，而不是默认可用。

4. 多电压设计：level shifter、上电顺序与 STA 复杂度

multi-VDD 一旦落到实现，问题全在边界上。这一章按资料第三部分展开，把电压域划分后必须处理的四类问题讲透：电平移位、时序分析、上电顺序、板级供电。

4.1 电压缩放的四级复杂度

资料把低电压策略按复杂性分成四级，这个分级可以直接作为方案里的技术路线图：

方案里选哪一级，取决于系统软件能力和验证投入。SVS 最简单，AVS 最复杂，中间两级需要电源管理软件配合。我一般建议毕设或课设规模的项目从 SVS 起步，把 level shifter 和 STA 流程跑通，再考虑往上加。

4.2 level shifter 为什么必须插、插在哪

不同电压域之间信号传递分 high-to-low 和 low-to-high 两种。理论上 high-to-low 可以直接连，但这样目标域所有单元都要针对高压输入重新建库和 timing 建模，工作量巨大；插入专用 high-to-low 单元后，只需对该单元建模，内部单元隔离成独立电压域，利于建库和 STA。low-to-high 除了同样问题，还有功耗问题：低压 driver 直接驱动高压 gate，压差大时负载 P 管不能完全关断，造成较大漏电流。

工程判据是：当 VDDH − VDDL > VTPMOS − 0.1×VDDH 时，需要插入 low-to-high level shifter，即在 VTPMOS 基础上留 10% VDDH 余量。这个公式建议直接写进设计规范，作为域间接口检查项。

level shifter 是模拟电路，只能单向。这带来一个硬约束：相邻电压域的关系必须固定，一个域要么永远高于相邻域，要么永远低于，不能一段时间高一段时间低。域划分时如果忽略这条，后期改起来就是伤筋动骨。

对 STA 的影响有两层：一是 level shifter 延迟很大，关键路径和 CTS 综合要充分考虑；二是各域电压不同且可能动态变化，综合、STA、PR 时要同时对所有可能电压情况约束，电路实现必须同时满足各种电压模式下的时序。资料作者对「DC 能否同时设定多种 operating conditions」也存疑，这一点在方案里应写成待验证项。

对 PR 的影响主要是 placement 和电源 routing。工具可自动放置，用户可指定放在驱动端域、中间域或负载端域，资料建议一律放负载端，因为 level shifter 输出负载相对输入更大。两个相关域距离远、中间隔着另一个域时，可能还要在中间插驱动端 driver。

4.3 上电顺序与过冲控制

各模块由各自电压源驱动，上电顺序必须设计以保证功能正常。一般 CPU 等待周边模块完全上电后再启动，整个过程包括上电、PLL 稳定、reset 完成，复杂情况下还需要握手协议表示上电完成。

上电过冲同样要管：模块电压工作中会动态变化，要控制上升下降时间，避免 overshoot 和 undershoot，异常电压可能造成电路自锁甚至损坏。手段是用控制信号控制电压启动和上升过程。由于电压控制一般由 CPU 执行，电压控制软件要集成进系统软件。这一块在方案里容易被漏掉，但它直接决定系统能不能稳定启动，验收时必须覆盖。

5. 门控电源实现：开关网络、隔离单元与状态保持

power gating 是这份资料的重头戏，也是方案里技术含量最高的部分。思想一句话：不用时把电源关掉，动态静态功耗全归零。但实现起来，睡眠与唤醒的时序、开关网络、隔离、状态保持，每一项都是坑。

5.1 睡眠与唤醒的功耗状态图

Sleep 事件使系统进入关断模式，但受电路特性和电源开关非理想性影响，功耗并非立刻到最小值；Wake 事件唤醒时，等待复位和时钟稳定也要延时才进入工作状态。这个状态图是方案里描述电源管理状态机的基础，控制器设计必须严格对应这些状态和转换条件。

不同子系统的适用性也不同：带缓存的 CPU 长时间不工作，适合门控电源，但唤醒由中断触发有延迟，系统要预留更深的 FIFO 或特定时隙，且 cache 内容掉电丢失，净节省要减去上电恢复状态的能耗；外设系统作息规律，由驱动软件或 OS 电源管理模块规划上下电，最好由外设内部自行保存加载状态；多核系统中任务完成的核可关电源，再次上电完全复位执行新任务，需要自适应关断算法动态增减睡眠核数量。

5.2 header 还是 footer：开关位置的三个理由

电源开关控制 VDD（header）还是 VSS（footer），资料给了明确倾向。两头都控不可接受，会拉低中间功能逻辑的实际电平，影响性能。支持 header 的三个理由：片外电源控制只能用 header，因为板上地是公共的；片内外都有控制时片内也用 header，功能一致便于验证分析；片内多电压域之间有 level shifter（一般共地），不适宜开关 VSS。另外关断 VDD 意味着内部节点电平被拉到地，便于系统分析。footer 的支持理由来自电气特性分析。资料的建议是不要在系统设计后期才决定，且不要 footer switch 与外部电源开关或多电源设计混用，否则功能、时序、功率分析都会变复杂。

5.3 开关网络控制与 in-rush current

开关网络可能有成百上千个开关，关键是控制过冲电流（in-rush current），否则 power rail 上出现电压尖峰会破坏其他模块工作状态。避免过冲的思想是分时打开：或菊花链形式，power on 信号经 buffer 一级级传，每个开关打开有延时；或控制器发多个 power on 信号分时打开。全部打开需要时间，开关网络要给控制器一个确认信号表示上电完成，控制器才能继续下一步。

5.4 隔离单元：钳位值的选择有讲究

下电模块内部节点电位不一定被拉向高或低，可能因上下漏电形成平衡，长时间停在中间电平，所以输出端必须隔离；输入端由上电模块驱动为正常电平，不会异常。隔离单元有三种功能：钳位到 0、钳位到 1、锁存到最近值。库中隔离单元经精心设计，控制端使能时输入悬空也不会有串通电流和很小泄漏，且可被综合工具识别、不被逻辑优化。

隔离单元延时较大，高速接口（如高速缓存访问）不能接受，此时可用上拉或下拉管方式，但会引入端口多驱动问题，要由控制器控制下电和隔离使能顺序避免竞争，且上电动作先于撤销隔离使能会造成驱动竞争，测试也困难。资料推荐尽量用第一种隔离方式。

钳位值的选择：一般避免钳位值被接口误认为有效信号，电路多用高有效信号，所以钳位为 0 合适；reset 一般低有效（全部上电前所有信号都是低电平），所以 reset 需钳位为 1。相邻两模块都可独立下电时，若输入模块下电而输出模块隔离钳位为 1，会有从输出到输入的漏电流，此时所有信号（reset 除外）均应钳位到 0。结论是：一律采用高有效信号、低有效 reset。隔离位置一般放输出端，利于验证、省面积、方便移植，但隔离单元需要 always-on 电源布线，增加布线复杂度，现代 EDA 工具可处理。资料强烈建议在可重用 IP 设计中把复杂隔离单元封装在 IP 内部，对 SOC 集成透明。

5.5 状态保持：扫描链与保持寄存器两条路

系统下电后寄存器状态全失，要恢复有三种方法：软件读写寄存器、扫描链串入串出、保持寄存器。软件方式通过总线把寄存器读出到 RAM 再读回，显著降低上下电速度，总线竞争使时间不可预测，还增加软件工作量，一般不作为主方案。

扫描链方式利用芯片内部扫描链，下电时把寄存器状态扫到片内或片外 RAM，上电再扫回，由控制器控制。它不增加太多面积，但有几个问题：扫描链综合后才插入，而 RTL 阶段就要验证控制器，寄存器数量和链长要参数化；需要多条链并行加快速度，一般取 8 条且长度相同，短链要补寄存器平衡；扫描时寄存器同时翻转，最坏情况动态电流过大可能造成破坏内部状态的 IR Drop，且 RAM 需保持上电。资料给了一个 RTL 级扫描链功能模型，用于在 RTL 阶段仿真开关控制功能：

`define CPU_SCAN_LEN 257 // 实现后确定实际长度 `ifdef RTL_SLEEP_EMULATE parameter scan_reg_length = `CPU_SCAN_LEN; reg [15:0] scanword [0:scan_reg_length-1]; integer i; initial begin for (i=0; i < scan_reg_length; i=i+1) scanword[i] <= i; // 或填 16'hXXXX 模拟未知态 end // 模拟扫描移位 CPUSI -> CPUSO always @(posedge CLK) begin if (CPUSE == 1'b1) begin // SCAN ENABLE 有效 for (i=1; i < scan_reg_length; i=i+1) scanword[i] <= scanword[i-1]; scanword[0] <= CPUSI[15:0]; end end assign CPUSO[15:0] = scanword[scan_reg_length-1]; `endif

这段模型的作用是在 RTL 阶段就能仿真控制器对扫描链的控制时序，链长用宏参数化，实现后再替换为真实长度。后期用综合后网表仿真真实扫描链连接和功能。

保持寄存器方式是用带影子寄存器的单元替代标准寄存器，下电时影子寄存器保存主寄存器状态，上电读回，影子寄存器永远上电。代价是面积：一般额外 20% 以上，某些情况下防开关瞬态电压尖峰破坏保存状态的保护带会使额外面积超过 50%。同时控制器状态机要定义保存和恢复时序，影子寄存器速度较慢，时序要专门处理。这条路的收益是恢复快、不占总线，适合频繁短时断电的场景；扫描链适合长时间断电、可以彻底关片外电源的场景。方案里应把两者作为可选策略，按子系统断电时长和恢复时间预算来选。

6. 验收与答辩：怎么证明这套低功耗方案真的成立

低功耗方案最怕的是「报告上功耗降了，但没人能说清为什么降、在什么条件下降」。验收环节要把这件事变成可复现的证据链，答辩时也才有东西可讲。

第一步是建立功耗基线。在统一的工作模式、温度、电压、工艺角下测出优化前的动态功耗和静态功耗，分开记录。动态功耗看 switching power 报告，静态功耗看漏电报告，两者不能混在一起说「总功耗降了 30%」，否则评审一问就露馅。

第二步是逐项归因。每启用一项技术（clock gating、multi-Vt、power gating），单独跑一次对比，记录该项的贡献。可以用一张表把「技术—作用对象—预期收益—实测收益—偏差原因」列清楚。偏差超过预期 20% 的项必须给出解释，常见原因是门控覆盖率不足、high Vt 替换比例低于预期、隔离单元和保持寄存器的额外漏电抵消了收益。

第三步是覆盖所有电压模式。multi-VDD 设计必须对每种电压组合跑 STA，确认没有时序违例；power gating 设计要验证每个合法电源状态转换，包括睡眠进入、唤醒、隔离使能顺序、保持寄存器保存恢复时序。资料里列的验证项——依赖状态的验证、电源状态转换验证、可制造可测试性策略——都可以直接作为验收清单条目。

第四步是答辩时的讲法。不要从技术名词开始讲，从功耗账本开始：目标芯片的功耗预算是多少，动态和静态各占多少，你选了哪几项技术，每项预期贡献多少，实测多少，哪项没达到预期以及为什么。评委最想听的是「你为什么这么选」和「翻车了你怎么发现」，而不是「这个技术是什么」。把 level shifter 的插入判据、隔离单元的钳位值选择、扫描链与保持寄存器的取舍讲成决策过程，比罗列概念有说服力得多。

我自己的血泪经验是：低功耗项目里最容易被忽略的不是技术本身，而是验证覆盖。有一次方案里所有技术都开了，功耗数字也好看，但电源状态转换只验了正常路径，异常唤醒路径没覆盖，后期联调时一个非法状态直接把系统锁死，排查花的时间比做优化还长。从那以后我每次做低功耗方案，都强制先把电源状态机和所有合法转换列成表，逐条仿真通过再谈功耗收益。希望这套结构能帮到你，把方案写扎实，也把验收做扎实。

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