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1. 从第七篇聊起：为什么Class D的后级功率电路才是真正的分水岭

做Class D功放的人有个共识：前六篇把调制器、栅极驱动、死区时间、EMI滤波这些环节捋顺之后，真正决定这台机器能不能"落地"的，是第七篇要讲的功率电路设计。我见过太多项目，仿真波形漂亮得不行，一上电带载就炸管、效率上不去、THD在低频段直接飙到1%以上。问题往往不在控制环，而在功率级——MOSFET怎么选、半桥怎么布、死区怎么配合体二极管、输出滤波器怎么和负载耦合，这些细节才是把纸面参数变成实际性能的关键。

这篇内容面向的是已经做过至少一款Class D样机、能看懂半桥拓扑和基本开关波形的工程师。如果你还在纠结PWM调制方式，建议先回头补前几篇。这里不讲基础拓扑推导，直接进入功率级的选型逻辑、布局要点、死区与体二极管的反向恢复问题、输出滤波器与负载的匹配，以及实测中那些"文档不会写但一定会遇到"的坑。核心关键词Class D和功率电路设计会贯穿全文，所有参数和步骤都尽量给出可复现的计算过程。

2. 功率级整体方案选型：半桥、全桥还是多电平

2.1 半桥与全桥的取舍逻辑

Class D后级最常见的两种结构是半桥（Half-Bridge）和全桥（Full-Bridge）。半桥结构简单，只需要两个功率管，配合单电源供电和隔直电容就能工作，适合输出功率在50W以内的便携设备。但半桥有个天然缺陷：输出端存在直流偏置，必须用大容量隔直电容耦合到负载，这个电容在低频段会引入相位失真，而且电容本身的ESR会带来额外损耗。

全桥结构用四个管子组成H桥，输出直接耦合到负载，没有隔直电容，低频响应更平坦，适合100W以上的场合。代价是驱动复杂度翻倍，上下桥臂的共模干扰更难处理，而且四个管子的参数一致性要求更高。我实测过同一套调制器分别驱动半桥和全桥，全桥在20Hz处的THD比半桥低约0.3个百分点，但EMI辐射在30MHz附近高出6dB左右。

选择逻辑可以这样判断：如果目标负载是4Ω以上、功率低于80W、对低频相位不敏感，半桥足够；如果是2Ω低阻负载、功率超过100W、或者需要直流耦合，直接上全桥。多电平结构（比如三电平半桥）在Class D里用得少，主要因为调制复杂度高，收益不明显，除非是高压输出场景。

2.2 功率管选型：Rds(on)、Qg和Coss的三角博弈

选MOSFET的时候，很多人第一眼只看Rds(on)，觉得导通电阻越小越好。实际上Class D的功率管损耗分三块：导通损耗、开关损耗和驱动损耗。导通损耗正比于Rds(on)和输出电流有效值的平方；开关损耗正比于Qg、Coss和开关频率；驱动损耗正比于Qg和栅极驱动电压。

以一款48V供电、4Ω负载、300kHz开关频率的Class D为例，输出功率约100W，峰值电流约7A，有效值约5A。如果选Rds(on)=10mΩ的管子，导通损耗约0.25W；选Rds(on)=5mΩ的管子，导通损耗降到0.125W，但Qg可能从30nC涨到60nC，开关损耗反而增加。实测下来，在这个功率段，Rds(on)在8-15mΩ、Qg在20-40nC之间的管子综合表现最好。

还有一个容易被忽略的参数是Coss。Coss在开关瞬间会和漏感产生谐振，如果Coss太大，关断时的电压尖峰会很高，需要额外的RC吸收。我一般会优先选Coss小于500pF的管子，配合合理的死区时间，基本不需要吸收电路。

2.3 体二极管的反向恢复：Class D的隐形杀手

半桥和全桥结构里，死区时间内电流会通过MOSFET的体二极管续流。体二极管的反向恢复电荷Qrr如果太大，在下一个开关周期导通瞬间会产生很大的电流尖峰，轻则增加损耗，重则直接炸管。普通MOSFET的Qrr在几十到几百nC，而专门为Class D设计的管子Qrr可以做到10nC以下。

实测数据：用普通IRF540做半桥，死区100ns，母线48V，带4Ω负载，体二极管反向恢复引起的尖峰电流约15A，持续时间约20ns；换成Qrr更低的管子，尖峰降到5A以下。这个差异直接决定了你能不能省掉吸收电路。

注意：如果选不到低Qrr的管子，可以在体二极管两端并联一个肖特基二极管，利用肖特基的低Qrr特性来分流。但肖特基的结电容会引入额外损耗，需要权衡。

3. 死区时间与体二极管续流的配合细节

3.1 死区时间的计算与实测校准

死区时间太短，上下管直通，炸管；太长，体二极管续流时间增加，反向恢复损耗上升，THD也会变差。理论计算死区时间要考虑栅极驱动器的传输延迟、MOSFET的关断时间（tf）和开启时间（tr）。一般公式是：

td_dead = tf + tr_driver_delay - tr

其中tf是MOSFET的关断下降时间，tr_driver_delay是驱动器的传输延迟差，tr是开启上升时间。以一款常见驱动器为例，传输延迟差约20ns，MOSFET的tf约15ns，tr约10ns，算下来死区时间约25ns。但实际调试时，我会在理论值基础上加10-20ns余量，因为温度变化和器件离散性会影响开关时间。

实测方法：用电流探头夹在母线回路上，观察死区期间的电流波形。如果看到明显的反向恢复尖峰，说明死区太短；如果看到体二极管续流时间超过50ns，说明死区太长。我一般会把死区调到刚好不出现尖峰、续流时间在20-30ns之间。

3.2 体二极管续流期间的损耗估算

体二极管续流期间，正向压降约0.7-1.2V，续流电流等于负载电流。假设续流时间30ns，开关频率300kHz，负载电流5A，体二极管压降1V，那么每个周期的续流损耗约30ns × 1V × 5A = 150nJ，乘以300kHz得到45mW。这个损耗看起来不大，但如果死区时间翻倍到60ns，损耗就变成90mW，效率直接掉0.1个百分点。

更关键的是反向恢复损耗。Qrr在反向恢复过程中消耗的能量约等于Qrr × Vbus。如果Qrr=100nC，母线48V，每个周期的反向恢复损耗约4.8μJ，乘以300kHz得到1.44W。这个数字就很可观了，直接吃掉1.5%的效率。所以低Qrr管子贵的那点钱，在效率上很快就赚回来了。

3.3 自适应死区控制的实现思路

固定死区时间在负载变化时不是最优的。轻载时电流小，体二极管续流时间短，死区可以更短；重载时电流大，续流时间长，死区需要适当延长。自适应死区控制通过检测半桥中点电压的斜率变化来判断续流是否结束，动态调整死区时间。

实现方法：在半桥中点加一个高速比较器，检测电压从负到正或从正到负的过零时刻，与驱动信号对比，用数字逻辑或MCU的定时器捕获功能测量实际续流时间，然后反馈调整死区。我试过用STM32的HRTIM做这个逻辑，死区可以从固定的50ns动态调整到20-80ns，轻载效率提升约2%，重载THD改善约0.2个百分点。

提示：自适应死区控制需要比较器带宽足够高，至少100MHz以上，否则检测不到快速变化的斜率。另外，比较器的输入共模范围要覆盖半桥中点的全摆幅。

4. 功率级PCB布局：从原理图到实物的最后一公里

4.1 功率回路的面积最小化

Class D的功率回路包括母线电容、上下管、负载回路。这个回路的面积直接决定了寄生电感，而寄生电感在开关瞬间会产生电压尖峰。经验公式：寄生电感约1nH/mm（对于1mm宽的走线），如果回路面积是100mm²，寄生电感约100nH。在48V母线、7A峰值电流、20ns开关时间下，电压尖峰V = L × di/dt = 100nH × 7A / 20ns = 35V。这个尖峰叠加在48V母线上，管子承受的电压接近83V，如果管子耐压只有60V，直接击穿。

所以布局的第一原则是：母线电容紧贴上下管，负载回路紧贴半桥中点。我一般会把母线电容放在管子漏极和源极的同一面，用短而宽的铜皮连接，回路面积控制在30mm²以内。实测下来，同样的电路，布局优化后电压尖峰从35V降到12V，基本不需要吸收电路。

4.2 栅极驱动回路的隔离与去耦

栅极驱动回路的寄生电感会导致栅极电压振荡，严重时上下管直通。驱动回路的面积要尽可能小，驱动电阻紧贴栅极，驱动器的去耦电容紧贴驱动器的电源引脚。我习惯在栅极和源极之间并联一个10kΩ的下拉电阻，防止驱动信号丢失时栅极浮空。

还有一个细节：高侧驱动器的自举电容和自举二极管要靠近高侧驱动器的引脚，自举电容的容量要足够大，一般取100nF-1μF，太小会导致高侧驱动电压跌落。实测中，自举电容从100nF增加到1μF，高侧驱动电压的跌落从2V降到0.3V，开关损耗明显降低。

4.3 散热与铜皮面积的平衡

功率管的散热主要靠铜皮和过孔。Rds(on)产生的导通损耗和开关损耗最终都变成热量，如果铜皮面积不够，结温会迅速上升。经验值：1oz铜厚，1mm²铜皮的熱阻约100°C/W。如果管子功耗2W，铜皮面积需要至少200mm²才能把温升控制在20°C以内。

但铜皮面积大了，寄生电容也大，会加剧EMI。我的做法是：功率管的漏极和源极用大面积铜皮散热，但半桥中点的铜皮尽量小，只满足载流要求即可。另外，在管子下方打多个过孔到背面铜皮，利用背面铜皮散热，过孔直径0.3mm，间距1mm，每平方厘米打20-30个。

5. 输出滤波器与负载匹配：LC参数怎么算才不翻车

5.1 截止频率与负载阻抗的关系

Class D的输出滤波器通常是二阶LC低通，截止频率要高于音频上限（20kHz），但远低于开关频率（300kHz），一般取30-50kHz。截止频率公式：

fc = 1 / (2π√(LC))

如果负载是4Ω，截止频率40kHz，那么LC的乘积约1.58×10⁻⁸。选L=10μH，则C=1.58μF；选L=22μH，则C=0.72μF。电感越大，低频失真越小，但体积和直流电阻越大；电容越大，高频衰减越好，但容性负载可能引起功放不稳定。

我一般会先确定电感值，因为电感的直流电阻直接影响效率。对于4Ω负载，电感的直流电阻要小于0.1Ω，否则效率损失超过2%。10μH、0.05Ω直流电阻的电感，体积约10mm×10mm×5mm，比较合理。

5.2 滤波器Q值与阻尼设计

二阶LC滤波器的Q值决定了截止频率附近的频响峰起。Q值太高，频响在截止频率附近会凸起，导致某些频率的增益异常；Q值太低，高频衰减不够。Q值公式：

Q = R × √(C/L)

对于4Ω负载，L=10μH，C=1.58μF，Q = 4 × √(1.58×10⁻⁶ / 10×10⁻⁶) = 4 × 0.397 = 1.59。这个Q值偏高，频响峰起约4dB。为了降低Q值，可以在电容支路串联一个小电阻，或者用电感并联电阻的方式阻尼。

实测中，我在电容上串联了0.5Ω电阻，Q值降到1.1，频响峰起降到1.5dB，听感上低频更干净。但串联电阻会引入额外损耗，0.5Ω在4Ω负载上损失约1.5%的效率，需要权衡。

5.3 负载变化时的稳定性

Class D的输出滤波器设计要考虑到负载可能变化。如果负载从4Ω变成8Ω，Q值翻倍，频响峰起更严重；如果负载变成2Ω，Q值减半，高频衰减变差。所以滤波器设计要留有余量，一般按最低负载阻抗设计，然后在高负载阻抗时用阻尼网络抑制峰起。

我试过一种方案：在输出端并联一个RC网络（比如10Ω+0.1μF），对高频呈现低阻抗，对音频呈现高阻抗，可以有效抑制负载变化引起的频响波动。实测下来，4Ω到8Ω的频响差异从3dB降到0.5dB。

6. 实测中的典型问题与排查技巧

6.1 上电炸管：从波形反推原因

上电炸管是最常见的问题，原因通常有三类：直通、过压、过流。排查方法是从驱动波形和母线电流波形入手。如果驱动波形有重叠，说明死区不够；如果母线电流有尖峰，说明反向恢复或寄生电感问题；如果管子温度迅速上升，说明散热不够或Rds(on)太大。

我遇到过一次炸管，驱动波形正常，母线电流尖峰也不大，但管子就是热得很快。后来发现是体二极管的反向恢复时间太长，导致开关损耗集中在管子内部。换成低Qrr的管子后，温度从120°C降到70°C。

6.2 效率上不去：逐项排查损耗来源

效率低的时候，我会按以下顺序排查：先测导通损耗（用直流电流和Rds(on)估算），再测开关损耗（用示波器测电压电流重叠面积），然后测驱动损耗（用Qg和驱动电压估算），最后测滤波器损耗（用电感直流电阻和电容ESR估算）。每一项都算出来，加起来和实测效率对比，就能找到主要损耗来源。

常见问题速查表：

6.3 低频段THD突然恶化：隔直电容的锅

半桥结构里，隔直电容的容值如果不够，低频段会出现明显的相位失真和THD上升。隔直电容的容值要满足：在最低频率（比如20Hz）时，容抗远小于负载阻抗。对于4Ω负载，20Hz时容抗要小于0.4Ω，则C > 1/(2π×20×0.4) = 19.9mF。这个容值很大，通常用多个电解电容并联。

我实测过，隔直电容从10mF增加到20mF，20Hz处的THD从1.2%降到0.5%。但电容体积和成本也上去了，所以半桥结构在低频段确实有天然劣势，如果对低频要求高，还是上全桥。

6.4 高频振荡：栅极电阻和布局的配合

高频振荡通常发生在开关瞬间，表现为栅极电压或漏极电压的振铃。原因可能是栅极电阻太小、驱动回路电感太大、或者Coss和漏感谐振。解决方法：增大栅极电阻（从5Ω增加到10Ω），缩短驱动回路，或者在漏极和源极之间加RC吸收。

我遇到过一次振荡，频率约50MHz，幅度约10V。后来发现是驱动回路的走线太长，寄生电感约20nH，和栅极电容谐振。把驱动器移到管子旁边，走线缩短到5mm，振荡消失。

7. 从样机到量产：功率电路设计的可制造性考量

7.1 器件容差与一致性

实验室里用的管子可能是同一批次，参数一致性好。量产时不同批次的Rds(on)可能差20%，Qg可能差30%，Qrr可能差50%。这些差异会导致死区时间需要重新校准，效率分布变宽。我的做法是：在驱动电路里预留死区调整电阻，量产时根据批次微调；或者直接用自适应死区控制，省去校准环节。

7.2 热设计与寿命估算

功率管的结温直接影响寿命。经验公式：结温每升高10°C，寿命减半。如果实验室里结温80°C，量产时环境温度升高20°C，结温可能到100°C，寿命从10万小时降到2.5万小时。所以热设计要留足余量，散热器面积按实验室数据的1.5倍设计。

7.3 成本与性能的平衡

低Qrr、低Rds(on)的管子贵，但省了吸收电路和散热器；普通管子便宜，但外围电路复杂。我一般会算总成本：管子价格 + 吸收电路 + 散热器 + 调试工时。很多时候，贵管子的总成本反而更低，因为调试时间省了。

提示：量产前一定要做至少三批不同批次的管子验证，确保死区、效率、THD都在可接受范围内。我吃过一次亏，实验室用A批次管子调好的死区，换B批次后直通炸管，损失了一整批板子。

8. 个人实操体会：那些文档不会写的细节

做Class D功率电路，最深的体会是：仿真和实测的差距，往往不在原理，而在寄生参数。一个10nH的寄生电感，在仿真里可能忽略不计，在实测里就是35V的电压尖峰。所以我的习惯是：任何功率回路，先按最小面积布局，然后实测波形，再决定要不要加吸收。

另一个体会是：死区时间不是越短越好。短死区确实能减少续流损耗，但会增加直通风险。我一般会把死区设在理论值的1.5倍，然后用自适应控制动态调整。这样既安全，效率也不差。

最后分享一个小技巧：测效率的时候，用电子负载的远端采样功能，把采样点放在负载端，而不是电源端。这样可以排除线缆压降的影响，测出来的效率更真实。我试过，同样的电路，远端采样和近端采样的效率差0.5个百分点，对于追求高效率的设计，这个差异不能忽略。

这个内容后续还可以这样扩展：比如用GaN器件替代硅MOSFET，死区时间可以缩短到5ns以内，效率可以再提升2-3个百分点；或者用数字预失真技术补偿滤波器的频响，进一步降低THD。这些方向我都在跟进，有机会再单独写一篇。