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简介：《运放版图分解.ppt》是集成电路版图设计课程中围绕运算放大器版图分解的课件，适合微电子相关专业学生、版图设计初学者及从事模拟版图工作的工程师。内容聚焦差分对管与电流镜两大常用单元，详细讲解二维共中心匹配、虚设管共用、源漏互换、多种排列方式下的匹配原则、保护环设置等设计技巧，并通过棍棒图展示源漏共用后的走线分解过程；同时总结版图与原理图一致性检查中的常见问题，如原理图命名不合理、符号输入输出定义混淆、版图与原理图不一致等，帮助读者从原理图到版图建立正确设计思路。资源包为单文件压缩包，仅含1个PPT文档，大小1.32MB，方便直接下载用于教学或自学。该资源目前已有374人学习，适合在按步骤绘制运放版图时作为分解演示参考。

1. 运放版图为什么难画：匹配是本质，连线只是表象

在运放版图设计里，翻车往往不是发生在原理图阶段，而是发生在版图画完、LVS跑完、流片回来实测失调电压超标的那个瞬间。差分对管明明画得对称，电流镜却还是失配，问题大多不在电路本身，而在布局没有做共中心匹配、源漏没有尽量共用、Dummy管没有补齐。这份运放版图分解资源，讲的就是差分对管、电流镜从原理图变成棍棒图再变成版图的完整过程，以及LVS报错后怎么定位是命名、符号还是连线的锅。适合正在学模拟版图的学生，也适合刚接触运放模块、想少走弯路的新人设计师。

2. 差分对管版图：从共中心匹配到棍棒图连线

2.1 共中心匹配不是玄学：梯度误差与质心重合

差分对管是运放输入端最敏感的部分，它的失配直接影响输入失调电压。实际制造中，氧化层厚度、掺杂浓度、多晶硅栅的刻蚀速率都存在一阶梯度偏差。简单并排摆放时，两个管子分别处在不同的工艺梯度位置上，栅氧厚度差和阈值电压差就会被放大。共中心匹配的核心思想，是让两个管子的质心重合，使它们在一阶梯度下的偏差互相抵消。

用 ABBA 这样的二维交叉排列，可以把梯度误差对称化。常见做法是先把两个管子拆成相同的单位管，再按 ABBA 顺序排列。质心重合意味着无论工艺梯度从左到右还是从上到下，两个管子的平均环境趋于一致。

差分对管选用 ABBA 而不是 ABAB，是因为 ABAB 只在一个方向对称，二维工艺偏差下仍有残余失配。版图面积允许时，尽量做二维共中心，而不只是一维交替。Dummy 管的作用则是让两端的有源区边界条件一致，因为边缘管子的刻蚀速率和中间管子不同，补齐 Dummy 后，有效管的四周环境一致，匹配精度会明显改善。

2.2 棍棒图：先画源漏共用，再谈布局

棍棒图是版图设计里非常实用的中间产物。它不是正式的物理版图，而是把晶体管抽象成有源区、栅和多晶硅连线，用来规划源漏共用的工具。画差分对管的棍棒图，第一步是在原理图上标出哪些源漏节点可以直接合并。差分输入对的两个管子往往有一个共同的源节点，这个节点合并后，有源区面积可以缩小，寄生效应对称性也更好。

画完源漏共用后，检查剩下哪些节点还能共用。差分对管最常见的误区是只看栅的配对，忽略源漏的合并。实际上源漏共用不仅省面积，更重要的是让两个管子的有源区边界条件一致。我在实际项目里见过把差分对管画成完全对称但源漏各自独立的情况，LVS 能过，但实测失调电压比预期高一倍多，原因就是源端的有源区边界不对称，引入了额外的寄生失配。

棍棒图的画法大致分四步：

• 第一步，把每个管子画成一条有源区条，栅极在中间穿过。
• 第二步，合并相邻的源漏节点，能共用的节点先合并。
• 第三步，按 ABBA 或 ABAB 排列单位管，标出相同的节点标号。
• 第四步，在棍棒图上直接连出金属走线，检查有没有交叉。

节点标号统一是棍棒图的关键。源漏共用的节点必须用同一个标号，比如差分对管的公共源节点统一标成 S，两个栅分别标 G1 和 G2。这样在后续转换成版图时，连线不容易乱。棍棒图画好之后，版图的工作其实就完成了一半，剩下的只是把棍棒图变成具体层次。

2.3 连线：从棍棒图到版图的落地方案

根据棍棒图开始连线时，需要确定走线的金属层次。内部节点用 Metal 1 连接，跨接的信号线用 Metal 2 走，避免在同一层上交叉。差分对管的连线优先级通常是：先连源漏共用节点，再连栅极，最后连外部信号。

连线时要注意，共源节点是电流汇合点，寄生电阻会在两个管子的源端引入不对称压降。所以共源节点的连线尽量宽，必要时在两侧分别打接触孔，保证电流路径对称。栅极连线则要注意多晶硅的电阻，长距离走线时在栅条两端同时接触金属，可以显著降低栅极串联电阻。

我一般会先在棍棒图上把相同标号的节点用不同颜色的笔标出来，确认没有悬空节点后，再在版图编辑器里画。这样看起来多了一道工序，实际上能省掉后面大量的 LVS 反复修改。

3. 电流镜版图：两种排列方案的取舍与保护环

3.1 电流镜一：ABA 排列与 Dummy 的取舍

电流镜的基本要求是输出电流和参考电流严格成比例。版图层面决定匹配精度的，是单位管的排列方式和边界条件。最简单的排列是 ABA，三个单位管连成一排，中间管和两端管的质心近似重合，一阶梯度误差被部分抵消。但这个排列方式在工艺梯度方向与排列方向平行时，匹配效果最好；如果梯度方向垂直，效果就会打折。

无 Dummy 的 ABA 排列，边缘管和有源区外的环境不对称，有源区边界处的刻蚀速率与中间不同，会导致两端管的实际尺寸偏小。加 Dummy 后，有效管两侧都有虚拟管保护，边界条件一致，匹配精度明显提高。有源区的设计规则也会更干净，因为 Dummy 管把有源区边界推到了有效管之外。

实际选择时，如果电流镜占的面积敏感，可以用 ABA 无 Dummy 的紧凑布局；如果匹配精度是关键指标，比如运放尾电流源，我会直接用 ABBA 加 Dummy。

画电流镜的棍棒图时，核心步骤和差分对管类似：先找源漏共用的节点，再决定排列顺序。电流镜的源极通常接电源或地，多个单位管可以共用同一个源节点。在棍棒图里，把源极画成一条连续的有源区条，栅极从中间穿过，漏极分别引出去接外部负载。

3.2 电流镜二：源漏互换与 BCCAACCB 排列

电流镜匹配的进阶技巧是源漏互换。常规画法里，每个单位管的源和漏位置是固定的，但版图设计中，源和漏的有源区其实是同一种结构，栅极两边谁当源谁当漏，由连线决定。利用这一点，可以让相邻单位管共用同一个源节点或漏节点，从而缩小有源区面积。

电流镜二这类更复杂的结构，管数多，排列方式就更讲究。一种可行方案是 BCCAACCB，这种排列能实现全部源漏共用，整个结构的有源区连成完整的一条，中间没有断开。另一种方案是 CABCCBAC，共用程度低一些，但走线更灵活。

两种方案我推荐优先尝试 BCCAACCB，因为有源区连续意味着边界效应最少，单位管的尺寸一致性最好。CABCCBAC 则适合走线层紧张、需要跨接信号的情况。具体选择时，先把所有管子画成一排，逐个检查相邻管之间有没有可以共用的源漏节点，能共用的优先共用，不能共用的再考虑跨接。

源漏互换的关键在于：版图里的源漏标注必须和原理图一致，否则 LVS 会报错。互换之后，要在棍棒图上标注清楚哪一个节点是源、哪一个节点是漏，防止连线时搞混。

3.3 保护环：什么时候打、接什么电位

电流镜版图中的保护环，作用是隔离衬底噪声和防止闩锁。敏感电流镜周围建议打保护环，尤其是靠近功率管或数字信号区域的电流镜。保护环由有源区和金属环组成，接固定的电位。

对于 NMOS 电流镜，保护环接 GND；对于 PMOS 电流镜，保护环接 VDD。保护环的意义在于收集衬底电流，防止衬底电位波动影响电流镜的阈值电压。打保护环时需要注意，环的宽度要满足设计规则，同时环与有效管的有源区距离要留够，避免寄生电容过大。

关键节点周围的保护环可以和 Dummy 管结合起来。Dummy 管放在保护环内侧，既起到边界匹配作用，又作为保护环和有效管之间的缓冲。这样做的代价是面积增加，但换来的稳定性和匹配精度提升，在运放这类高增益电路里是非常值得的。

4. LVS 常见问题排查：现象、原因与修正顺序

4.1 命名问题：A=A 这类名字为什么过不了

LVS 检查最常见的一类问题出在命名上。原理图里把节点命名为 A=A，或者命名中包含非法字符，LVS 工具解析网表时会报错。现象是 LVS 提示存在无法识别的节点，但版图里明明画了对应连线。

原因是 LVS 工具对节点命名的解析规则比原理图编辑器严格，等号、空格、中文符号都可能引发解析异常。解决方法是统一命名规范，全部使用字母、数字和下划线，避免任何特殊字符。我习惯在画原理图阶段就把所有信号名按模块前缀加功能名的格式命名，比如 IAMP_INP、IAMP_INN，这样网表和版图对起来非常快。

4.2 输出标号与逻辑符号混淆：Y 到底是真输出还是错误

D 触发器的输出节点标号如果命名为 Y，而这个 Y 和反相器或传输门的输出符号在版图里看起来一样，LVS 就会把两者识别成同一个网络。现象是 LVS 报短路或网络合并错误，但版图里看起来并没有画错。

原因是 LVS 工具通过网表连接关系识别器件和网络，符号形状相同的器件如果端口标号也相同，提取器无法区分。解决方法是避免在同一个模块里用相同的标号命名不同类型的输出节点。更稳妥的做法是，一个电路的输出不允许直接连到另一个电路的输出，这在原理图阶段就要避免。如果必须连接三态门或传输门，要确认逻辑上是合法的三态或双向连接，并给不同输出节点加上不同的后缀名。

4.3 看不见的元件：网表里有但原理图看不到

版图和原理图对不上时，LVS 报错会指向一个原理图上找不到的元件。现象是 LVS 提示某个器件或网络只在网表里存在，版图里没有对应图形。原因往往是原理图中有被隐藏的元件，或者从别的模块复制时残留了不可见对象。

解决方法是先用网表浏览器查看完整的电路连接，找到那个隐藏元件，确定它是多余的还是应该保留的。如果是多余的，直接删掉再重新生成网表；如果是应该保留的，需要在原理图里恢复显示并确认连接关系。另外，原理图连线无法连接到元件也是同类问题，表现为连线画好了但电气上没有真正连上，检查时要打开连线节点显示，确认连接点上有电气标记。

4.4 输出端口的定义冲突：原理图与符号方向不一致

原理图里把输出引脚定义为输出，但生成的符号里却显示为输入方向，LVS 做连接关系检查时就会报端口方向冲突。现象是 LVS 提示端口类型不匹配，或者警告网络被双向驱动。

原因是原理图编辑器和符号生成器之间的端口定义没有同步。解决方法是生成符号前，先检查引脚的方向属性，确保输出引脚在符号视图里也是输出。我在实际项目里踩过这个坑，一个比较器的输出引脚在原理图里定义为 output，生成符号时没注意，被自动标成了 inputOutput，结果 LVS 一直报网络冲突。重新生成符号并刷新网表后，问题消失。

4.5 Virtuoso XL 的输入输出标号：手填容易翻车

用 Virtuoso XL 从原理图生成版图时，输入输出标号不需要也不能手动在版图里放置。现象是版图里手动加了 I/O 标号，LVS 却报网络缺失或不匹配。

原因是 XL 工具在生成版图时会自动创建 I/O 标号和对应引脚，手动添加的标号容易被工具当成重复定义或非法连接。解决方式是让 XL 生成时提供标号，生成之后再统一检查。同时，原理图的文件命名最好和版图文件保持一致。文件名不同并不会直接导致 LVS 失败，但当你需要同时打开多个版本做对比时，命名不一致会极大增加排查成本，严重时甚至会在导入导出时混淆文件版本。

4.6 版图与原理图不一致：最后的兜底检查

上述问题都排除后，LVS 报错多半来自版图和原理图的结构差异。现象是 LVS 比较阶段报器件数量不匹配、节点连接关系不一致。原因可能是版图里漏画了某个器件，或者连线走错层被提取器忽略。

解决方法是按照 LVS 报告里指出的差异点，逐一对照版图查找。我会先用标注功能把问题器件高亮，再回到棍棒图核对连接关系。如果棍棒图画得足够清晰，这一步通常很快。真正费时间的不是定位，而是版图里已经被绕线盖住、看不见底层连接的情况。所以我在画版图时，会每画一层就导出一次基本原理图对照，而不是全部画完再检查。

5. 连线与验证顺序：先查标号再连线，最后过 LVS

有经验的版图工程师会把验证前置到连线之前。总结下来，最实用的一个习惯是：棍棒图画完后，先做一次完整的标号检查，再开始连线。这一步花十分钟，能节省后面两小时。标号检查有三个关键点：所有共用节点的标号是否一致；所有输入输出标号是否和原理图符号一一对应；是否还有悬空节点。尤其注意调用了子模块的场合，子模块内部的标号和顶层标号的衔接处最容易出问题。

连线阶段我一般按这个顺序推进：先连有源区内部的共用节点，再连多晶硅栅，然后是 Metal 1 短走线，最后是跨信号的 Metal 2 长走线。每连完一个模块，立即跑一次短路检查，而不是等全部画完再统一检查。短路检查如果报错，先看是不是同名标号被错误地连在了一起，再看是不是走线跨过了不该连接的有源区。

连线完成后的验证顺序同样有讲究。第一遍 LVS 跑之前，先检查文件命名是否一致，避免在 LVS 工具里导错网表。第二遍跑 LVS 前，确认原理图网表是最新生成的，别用旧的网表匹配新的版图。LVS 报错时，先解决端口方向的冲突，再处理命名问题，最后才考虑连线路径，因为很多连线错误是端口定义错误引发的连锁反应。

最后说一个我自己的教训。早期给一个运放模块做 LVS，反复报错，排查了整整一个下午，最后发现是原理图里两个电阻的标号正好互相写反了。版图是对的，原理图错了，LVS 当然一直不肯放过。从那以后，我每次跑 LVS 前都会先花几分钟做一次原理图自查，重点确认标号和端口方向。这个习惯一直保留到现在，基本告别了因为命名或端口定义导致的无效 LVS 循环。希望这些整理过的排查思路和画图步骤，能帮你少走一段弯路。

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