企业官网建设流程全解析

最近拆了一台某品牌的旗舰级智能穿戴设备，主板拿在手里翻来覆去地看，发现上面原本应该密密麻麻排布的电源管理、射频前端、传感器处理电路，居然被几个黑乎乎的大方块整整齐齐地取代了。这几个方块长得像芯片，但仔细看又不像普通芯片那样只有一个功能。你问老工程师，他会告诉你这是SiP，System in Package，系统级封装。你再去翻Datasheet，会发现它的引脚定义复杂得像一块小主板。

这就是SiP——一个近十年被反复提及、却又让不少硬件工程师感觉“懂但说不透”的概念。我最早接触SiP是在一款TWS耳机的降噪模组上，当时只当它是一个集成度比较高的Module，直到后来做了几个SiP相关的方案评估，才真正搞清楚它和普通芯片、SoC、MCM之间的边界在哪里。这篇文章我想用自己踩过的坑和验证过的经验，把SiP这件事彻底讲明白，从概念、技术拆解，到设计流程、量产中的典型问题，尽量让刚接触的人也能建立起完整的认知框架。

1. 先从拆机说起：SiP 到底是什么

1.1 一颗看起来像芯片的“小系统”

SiP的完整定义其实很朴素：把多个芯片（Die）、无源器件（电阻、电容、电感）、甚至部分微系统（MEMS、天线、传感器）封装在同一个封装体内，对外呈现为一颗标准封装器件。换句话说，传统方案里你要在PCB上摆一颗主控、一颗存储、几颗电容电阻，再把它们连起来；SiP方案则是把这些东西提前在封装内部完成组装和互连，对外只留标准的焊球或引脚。

我习惯用一个比喻：传统PCB设计是在空地上自己盖房子，水电、隔断、门窗全部现场施工；SiP则是厂家把一间已经装修好的户型直接吊装过来，你只需要接上主水管和电闸就行。对下游整机厂商来说，SiP最大的价值就是“省事”——省PCB面积、省开发周期、省供应链协调成本，同时因为内部互连变短，信号质量往往还更好。

但这颗“看起来像芯片”的东西，内部结构和普通IC完全不同。普通IC的Die通过封装引线连到引脚，电气功能全部由硅片上的晶体管电路完成；SiP内部则是把多个独立功能的裸片或封装好的器件，通过基板、引线、焊球或硅通孔的方式互连到一起。你可以把它理解成一块“缩微PCB+多颗芯片”的复合体，只不过这块PCB藏在封装里，你从外面根本看不见。

1.2 为什么要出现这种东西

SiP概念的提出可以追溯到上世纪八十年代的多芯片模块（MCM），但真正爆发是最近十年。背后逻辑其实不复杂：芯片制造工艺的进步速度，跟不上系统功能需求的增长速度。你想在手表里塞进完整的蜂窝网络通信能力，单独一颗收发机芯片的尺寸可以接受，但加上滤波器、功放、开关、匹配网络、天线调谐之后，整个射频前端至少需要几十颗离散器件。如果全部放在PCB上，要么占地方，要么信号走线太长导致性能恶化。

这时候SiP就体现出无可替代的优势：射频前端里那些用不同工艺制造的芯片——CMOS收发机、GaAs功放、MEMS滤波器——根本没有办法在同一个晶圆厂里用同一套工艺做出来，但它们可以“包装”在同一个封装里。这种“用封装去集成异质芯片”的思路，正是SiP区别于SoC的核心所在。SoC追求的是把所有功能都做进同一个硅片，SiP则承认不同芯片有不同工艺需求，强行统一反而得不偿失，索性在封装层面把它们组合成一个标准化器件。

2. 别和 SoC、MCM 搞混：三种集成路线的对比

2.1 一张表看懂三者的区别

很多初学者会把SiP、SoC、MCM三个概念绕晕，觉得都是“把东西集成在一起”，到底有什么区别？我整理过一个对比表，基本能说清：

这里面最关键的差异在“是否异质”。SoC把所有功能压进一颗Die，这对制造工艺的挑战极大——要把数字逻辑、模拟射频、存储单元全部做进同一个硅片，工艺必须互相妥协。SiP则不管你芯片是用什么厂、什么工艺、什么材料做的，只要尺寸和电气接口匹配，就可以封装在一起。

2.2 SiP 和 SoC 不是替代关系

我见过不少团队在方案选型时纠结“到底该用SoC还是SiP”，其实这两者的选择逻辑完全不同。如果你的功能可以全部用数字CMOS工艺实现，设计周期也不紧张，SoC当然是更优的选择——单颗芯片的成本、功耗、可靠性都有优势。但现实中大量场景存在“工艺路线冲突”：收发芯片用40nm射频工艺最合适，功放用GaAs工艺性能最好，滤波器用MEMS工艺才能做小，电源管理用BCD工艺抗压能力更强。这几类芯片没有任何一种单一工艺能全部满足，SoC方案根本行不通，SiP就是唯一选项。

还有一个现实因素是成本。SoC的一次流片成本动辄上亿，良率爬坡周期长得吓人，而且一旦设计定稿就很难小步迭代。SiP用的是已经量产的成熟Die，不需要自己流片，只需要把封装设计和系统集成做好。对很多中小团队来说，SiP几乎是唯一可行的系统级集成路线——花的是封装的钱，不是流片的钱。

2.3 为什么现在 SiP 更像主流

从供应链的数据来看，近五年SiP出货量的增速明显高于传统封装，原因有三个。第一是终端产品小型化已经到了极限，PCB再有本事也塞不下更多功能，必须在封装层面做文章；第二是5G和物联网带来的射频前端复杂度骤增，一颗手机里滤波器的数量超过上百颗，不用模组化封装根本无法布局；第三是工艺节点演进放缓，大家发现缩小晶体管带来的收益越来越有限，转而在封装领域寻找“等效摩尔定律”——这也是为什么各大晶圆厂都把先进封装当作战略重点，把扇出型封装、混合键合这些技术当成新的增长引擎。

3. 哪些产品非 SiP 不可

3.1 可穿戴设备与移动终端

如果你拆过几代智能手表，会发现主板面积越来越小，但功能越来越多。手表内部能利用的物理空间通常只有几千平方毫米，还是异形的。传统方案需要在柔性板上摆二十多颗器件，组装良率和可靠性都很难保证。SiP把电源、传感器处理、射频、存储全部封装成两个大模组，主板面积直接砍掉一半，给电池和屏幕腾出空间。

我自己评估过一款手表的SiP方案，原本分散在PCB上的二十多颗无源器件被集成到封装内部之后，主板上需要处理的单板面积减少了接近40%，而且因为关键信号走线全部在封装内部完成，干扰明显下降。这类集成对PCB工程师是个解脱，但对封装设计团队提出了全新要求。

3.2 射频前端与无线模组

射频是SiP最早大规模商用的领域。手机里的射频前端，从2G到5G，频段数量增加了十几倍，滤波器和开关的数量也随之暴增。如果完全用分立器件搭建，一块射频板的设计和调试周期可能需要几个月，而且插损、驻波比、隔离度这些指标很容易被PCB走线破坏。SiP射频模组把匹配网络、滤波器、功放、开关全部封装在一起，外部只需要给标准化的接口就可以工作。

这类SiP对内部互连的要求极高，因为射频信号对寄生电容、寄生电感极度敏感。封装内的走线长度、引线弧度、焊球位置，都直接影响最终性能。这也是为什么射频SiP的设计必须依赖三维电磁仿真，光靠经验完全不可行。

3.3 传感器与MEMS 集成

惯性传感器、气压计、麦克风、温度传感器这类MEMS器件，难点在于它们的封装需要同时满足“机械结构可活动”和“电路可靠互连”两个条件。MEMS裸片通常需要真空或者特定气氛的腔体，而与之配套的ASIC芯片用标准封装工艺就能处理。SiP方案可以把MEMS裸片和ASIC裸片放在同一个封装内，腔体单独处理，两个Die之间的连接通过引线或倒装完成，既保证了气密封装，又缩小了整体体积。

3.4 功率模组与电源

电源领域的SiP和其他领域不太一样，它更多关注散热和电流承载能力。传统DC-DC方案需要控制器、驱动、功率MOS、电感、电容一起工作，分立布局会引入寄生电感，导致开关振铃和效率下降。SiP电源模组把功率级和驱动电路封装在一起，甚至把电感也集成进去，用基板上的铜柱和厚铜走线来提高载流能力，整体效率可以提升几个百分点。这类模组在大电流CPU供电、车载电源、基站供电场景中应用非常广泛。

4. 拆开 SiP 看内部：几种核心互连技术

4.1 基板：SiP 的地基

基板是SiP的骨架，相当于普通电路板在封装内的投影。SiP基板的材料选择直接影响电气性能、散热能力和可靠性，常见的有这么几类：

• 有机基板（BT树脂、PPE等）：成本低、工艺成熟，适合大多数消费类SiP；缺点是热膨胀系数和硅片差异较大，翘曲风险偏高
• 陶瓷基板（LTCC、HTCC）：高频损耗低、热导率高，适合射频SiP和功率SiP；缺点是成本昂贵，线宽精度不如有机基板
• 玻璃基板：插损极低、尺寸稳定性好，近年来在射频和光电SiP领域备受关注，但供应链还不成熟
• 硅基板（TSV转接板）：精度最高，支持微米级布线，是2.5D/3D封装的核心载体，成本也是最高的

选基板时首先要看频率。工作在28GHz以上的毫米波SiP，有机基板在插入损耗和一致性上常常不达标，考虑陶瓷或玻璃基板会更稳妥；工作在K频段以下的消费类模组，BT树脂基板配合精细加工完全够用。其次是看散热路径，如果总体功耗超过1W，就必须评估基板的垂直导热能力和过孔阵列设计，不能让热量在封装内部堆积。

4.2 互连方式：打线、倒装与硅通孔

SiP内部的芯片和基板之间怎么连，是决定封装性能和成本的核心决策。当前主流互连方式有三种。

打线（Wire Bonding）是历史最久的方式，用几十到几百微米直径的金线、铜线或铝线，把芯片上的焊盘和基板上的引脚连起来。打线成本最低，工艺最成熟，但有个明显问题：线弧会引入寄生电感，高频场景下不适用。我在一个2.4GHz蓝牙模组上对比过，打线方案的插入损耗比倒装方案高约0.3dB，在低功耗设计里这个差距很要命。

倒装（Flip Chip）先把芯片翻面，在芯片焊盘上制作凸点（Bump），再对准基板上的焊盘进行回流焊。倒装互连路径短、寄生参数小，适合高频和大引脚数的芯片。缺点是芯片做完凸点后变成“已验证状态”，无法再更换，对良率要求高，而且需要基板具备相应的高密度布线能力。

硅通孔（TSV，Through-Silicon Via）是在硅片里打孔填铜，实现芯片垂直方向上的电气导通。TSV是实现真正3D堆叠的关键技术，可以把两颗Die面对面或背对背叠起来，互连距离缩到几十微米。TSV的工艺成本很高，但密度和性能是前两种无法比的，HBM存储和AI加速器里的高端封装基本都有它的参与。

4.3 立体堆叠：把 Die 叠起来

SiP的“S”不只是System，还体现在三维空间利用上。若板面积不变，堆叠是提升集成度的最直接手段。常见堆叠形式包括：

• 单芯片堆叠（Die Stacking）：两颗或多颗同尺寸裸片垂直叠放，中间用粘合膜或TSV连接。最常见的是存储芯片堆叠，比如NOR Flash五层堆叠、DRAM叠层
• 交错堆叠（Staggered Stacking）：相邻Die的尺寸交错变化，上层Die可以挂在下一层Die的焊盘上，避免完全遮挡，为打线预留空间
• 2.5D转接板：把多颗Die平铺在一块硅转接板上，通过转接板上的微细布线实现芯片间高速互连。严格说这不算三维堆叠，但常被归入先进封装，在GPU、FPGA、AI芯片中大量使用
• 3D混合键合（Hybrid Bonding）：把两片晶圆的铜焊盘直接对接，不需要凸点，互连密度极高。这是未来3D集成的发展方向，目前主要用于高端存储和逻辑芯片

堆叠带来的最直接收益是面积复用，但堆叠层数越多，散热路径就越长，应力差异也越明显。我在实际项目中遇到过三层存储芯片堆叠导致的翘曲问题，后面会详细讲怎么排查。

4.4 屏蔽与散热

SiP集成度高了以后，一个内部容易忽略的问题是电磁屏蔽。原本在PCB上分开放置的射频芯片和数字芯片之间还能用距离来隔离，封装到同一基板上之后距离缩短到毫米甚至亚毫米级，串扰问题会明显放大。常见做法是在模组表面增加一个金属屏蔽罩，或者在封装内部做屏蔽墙（Shield Wall），把敏感区块物理隔开。有些射频SiP还会在模组顶部涂覆导电涂料，利用屏蔽罩和接地墙形成完整的法拉第笼。

散热方面，SiP内部功率密度远高于普通分立方案，因为几十瓦的功能被压缩在一个十几平方毫米的空间里。常规的散热手段包括：基板中铺设导热过孔阵列，把热量导到封装底部焊球；在裸片背面贴散热盖（Heat Spreader）；用导热胶把芯片热量引到外壳。选哪种方案没有定式，关键看整机的散热路径怎么规划。

5. 一颗 SiP 是怎么做出来的

5.1 从需求到方案的完整设计流程

很多人以为SiP是“把几颗芯片封装在一起就行”，实际操作完全不是这么简单。一个典型的SiP开发流程，大致分六个阶段：

1. 需求定义：确定封装引脚定义、外部接口、高度厚度限制、功耗预算、工作频率、目标成本
2. 器件选型：从供应商的已知良品Die（KGD）库中选择合适的裸片，评估尺寸、电气参数、温度范围；没有合适的裸片时，要联合芯片原厂开发定制Die
3. 封装架构设计：决定基板层数、堆叠方式、互连方案（打线/倒装/TSV）、屏蔽结构、散热路径
4. 协同设计与仿真：进行电气仿真（信号完整性、电源完整性、电磁兼容）、热仿真、应力仿真，反复迭代
5. 工艺流程验证：评估组装工艺的可行性、材料兼容性、可靠性试验方案
6. 样品制作与量产导入：完成NPI（新品导入）、可靠性考核、失效分析和良率爬坡

这里我想强调一点：SiP设计从第一天就要把“谁能提供这种裸片”作为核心考量。很多项目前期只关注功能和性能，到了封装设计阶段才发现某个关键Die根本不对外售卖或者无法提供裸片形式，只能重新选型，整个周期白白浪费几个月。

5.2 为什么电、热、力协同仿真如此关键

SiP最容易出的问题，几乎都集中在任意两个物理域的交界处。比如高频信号通过基板走线时会产生寄生效应，这属于“电”的问题；大功耗芯片工作时会把热量传递给相邻芯片，导致结温超标，这属于“热”的问题；多材料堆叠后热膨胀系数不匹配会产生翘曲，这属于“力”的问题。三个问题互相耦合，光靠单域仿真根本抓不住。

我个人的经验是，电仿真至少要覆盖：关键高速信号的阻抗匹配和串扰分析、电源网络的压降和噪声、屏蔽结构对电磁场的隔离效果。热仿真要建模实际的功耗分布和散热边界条件，不能只标一个总功耗了事。应力仿真则要关注不同温度循环下各层材料的应力分布，预防开裂和分层。这三个仿真如果能同步起来做，基本能在设计阶段规避70%的可靠性问题。

5.3 组装工艺与物料选择要点

SiP的组装工艺和传统芯片封装高度相似，但复杂度更高，因为要处理多颗Die、多种互连、还可能涉及空腔和屏蔽结构。核心工艺步骤包括：

• 基板制作与清洗：确保焊盘表面清洁，氧化层处理到位
• 贴片（Die Attach）：用银胶或贴片膜把裸片固定在基板上，控制胶量均匀性
• 互连制作：打线、植球、回流焊或TSV工艺，每一类都有独立的工艺窗口
• 塑封（Molding）：用环氧树脂把整个封装体包裹起来，保护内部结构；有的射频SiP需要开腔或保留空腔，改用金属盖板密封
• 激光打标与切割成型

物料选择是工艺成败的关键变数。底部填充胶（Underfill）的粘度和流动特性会影响填充效果；塑封料的粘度和填料粒径影响翘曲表现；焊球合金的选择影响可靠性和润湿性。不同物料组合之间的匹配往往只能靠DOE试验验证，不能想当然。

5.4 测试策略与可靠性要求

SiP的测试比传统芯片复杂得多。传统芯片测试只要验证一颗Die的功能，SiP要验证一个“系统”的功能。这意味着除了常规的开短路测试、功能测试、参数测试之外，往往还要做系统级测试（SLT），把模组装到实际产品环境中跑完整功能。

可靠性方面，SiP常见的考核项目包括：温度循环（-40℃到+85℃甚至更高温范围）、高温高湿存储、热冲击、振动、跌落。考核条件通常参照消费类的标准，但如果有车载或工业应用需求，标准和时长都会大幅提高。值得提醒的是，SiP涉及的封装材料种类多，可靠性失效机制比普通芯片更复杂，像内部互连的疲劳断裂、塑封料的分层、焊球的蠕变都是高频失效模式，一定要在开发早期就把失效模式分析（FMEA）做透。

6. 我踩过的坑：SiP 项目的典型问题

6.1 芯片翘曲导致的贴片偏差

之前做过一个双芯片堆叠的SiP项目，上层芯片总是出现偏移，良率长期徘徊在八成以下。排查过程花了很长时间，最终定位到翘曲——底层芯片和上层芯片的厚度差异太大，加上不同层间的热膨胀系数不匹配，导致堆叠结构在固化和回流过程中产生弯曲，上层的贴片精度随之失真。

解决思路是控制芯片厚度：把底层芯片减薄到同样的厚度，同时调整贴片胶的固化参数，降低固化收缩应力。这个改动看着很小，良率直接拉升到九成以上。后来我养成了一个习惯，每次做堆叠设计先做应变计算，确认堆叠结构在不同工艺温度下的翘曲量，再决定是否调整芯片厚度或材料。

6.2 功率器件互连断裂

另一个项目是做电源SiP，小批量验证通过后，量产阶段突然出现无规律的输出失效。切片分析后发现是功率芯片下方的焊球在温度循环中产生疲劳裂纹，原因在于大电流路径上热量循环剧烈，焊球承受的热机械应力远超预期。

后来把底部填充胶的覆盖范围扩大，同时在焊球矩阵外侧增加冗余焊球用于承载应力，问题不再复发。这个案例让我意识到，SiP的可靠性验证不能只在规范要求的最低温度范围里测，必须结合实际的功耗产生的温升设计更严苛的温度循环曲线。

6.3 射频信号的内部串扰

射频SiP项目里，多块模组之间的隔离度一直不达标，调试发现主因是两块芯片共用了一段地平面，射频信号通过公共地形成了耦合回路。解决办法是把地平面做分割，增加屏蔽墙，同时优化了芯片摆放方向，让敏感模块之间的耦合路径垂直而不是平行。

这类问题最大的困难在于定位——内部串扰不像PCB上那样可以拿探头直接测，只能靠多种验证方法组合推测。做射频SiP时一定要在前期做好电磁场耦合分析，别等到样品阶段才开始排查。

6.4 KGD 良率带来的成本压力

SiP有一个先天问题：集成度越高，组合良率越低。假设一颗通过KGD筛选的芯片良率98%，五颗组合起来的理论良率就掉到90%，如果其中还有一颗多层堆叠的存储芯片，下限还会更低。为了控制整体成本，必须提高单颗芯片的已知良品率门槛，必要时进行晶圆级测试和筛选，确保进入封装的都是确信的合格裸片。

这个成本通常在立项阶段容易被低估。我有一次在预算评估时少算了一颗ASIC芯片的KGD加测费用，导致整个项目利润被吃掉一大块。现在做SiP项目，都会把KGD筛选成本单独列项，而不是并入正常材料成本。

6.5 供应商沟通的隐性风险

做SiP还有一个别忽视的问题：封装厂、基板厂、芯片原厂、模组设计公司之间，信息传递链路太长。芯片原厂不知道封装厂的工艺能力，封装厂不知道芯片的特殊要求，设计公司夹在中间，很容易出现“各做各的”的情况。我在项目管理中通常要求三方每两周一次联合评审，把芯片的散热要求、基板的布线能力、封装厂的量产能力一次性对齐，避免后续返工。

7. 最后分享几点体会

做SiP和做传统电路设计完全是两套思维方式。传统PCB设计出了问题可以切开走线飞一根线补救，SiP封装内部出了问题，你没法下烙铁，只能通过复杂的验证手段去推测，成本和时间都是成倍的代价。所以SiP项目对前期的仿真和评审要求极高，与其在样品阶段反复改版，不如在设计阶段多花一倍精力把方案做实。

有几点我想专门强调。第一，做SiP不要迷信“先进”二字，TSV和混合键合听着高端，但成本是传统的数倍，消费类产品实际上大量采用打线和倒装方案，照样能交出令人满意的系统表现。第二，堆叠层次越多越好这句话只在成本不敏感时才成立，真实产品里三颗Die以上的堆叠，每一层都是热、应力、良率的叠加风险，能用平铺解决就尽量别堆叠。第三，一定要处理好和芯片供应端的协作关系，好的SiP不是封装厂单方面做出来的，而是系统设计团队、芯片原厂、封装代工厂三方联合打磨出来的。

如果你正打算把某个产品模块用SiP方案重新做一次，我的建议是从射频模组或电源模组这种“集成收益直观、接口标准化程度高”的场景切入，先建立完整的开发流程和供应商协作机制，再逐步扩展到主控和存储的复杂集成。这个方向确实是硬件形态演进的一个重要路径，值得花时间钻研。