企业官网建设流程全解析

简介：这是一份面向FPGA初学者与数字系统课程实践者的VGA图形显示项目资源，聚焦于硬件逻辑设计与人机交互实现。资源以弹球小游戏为核心载体，通过按键实时控制挡板运动，结合VGA时序生成模块驱动显示器输出动态画面，完整覆盖状态机设计、同步控制、像素坐标计算与信号时序约束等关键知识点，适用于数字逻辑、EDA实验及综合课程设计场景。压缩包共115个文件，含15个Quartus工程数据库（cdb/hdb）、8个Verilog源码（v）、7个报告文件（rpt）、6个编译日志（qmsg）及多个备份与配置文件（bak/qsf/sof/readme等），总大小3.79MB，结构清晰，便于工程复现与模块级调试。已有1233人学习下载，读者可直接获取可综合的完整工程、带注释的VGA驱动与游戏逻辑代码、引脚约束文件（pin）、烧录用sof固件及详细README说明，快速上手FPGA视频显示开发全流程。

1. 弹球游戏上FPGA：为什么不用单片机而选VGA时序硬啃？

你可能第一反应是：弹球游戏？用STM32加个TFT屏不就完事了？但真做过就知道——当你要在720p@60Hz的VGA信号上，让一个像素级运动的弹球实时响应机械按键、碰撞边界、反弹角度可调、且全程无撕裂/卡顿/延迟，单片机软渲染根本扛不住帧率和时序精度。这不是“显示一个动画”，而是在数字电路层面重建一套微型图形子系统：从像素点生成、行场同步信号合成、双缓冲切换，到物理按键去抖+状态机驱动的游戏逻辑，全部跑在FPGA的并行逻辑里。这套方案专为FPGA课程设计、数字系统综合实验或毕设中“硬件图像处理入门”场景打磨——它不追求Unity式特效，但每一步都暴露底层时序本质。如果你正被VGA黑匣子吓退，或答辩时被导师问“为什么行同步脉宽必须是96像素”，这份完整实现就是你的后悔药。

2. 总体架构设计：四层流水线与五个核心模块的职责划分

整个系统不是“写个Verilog然后烧进去”，而是按信号流向拆成清晰的四层流水线：时钟域管理 → VGA信号生成 → 游戏状态机 → 输入控制 → 显示合成。每一层都有明确的输入/输出接口和时序约束，避免后期因跨时钟域导致亚稳态翻车。下面直接展开五个不可拆分的核心模块，它们共同构成可综合、可调试、可扩展的最小可行系统。

2.1 顶层时钟管理模块：三路独立时钟源的协同策略

VGA显示要求严格时序（如640x480@60Hz需25.175MHz像素时钟），而按键消抖、游戏逻辑更新又需要更低频时钟（如50MHz主晶振分频出的20MHz逻辑时钟）。若强行用同一时钟驱动所有模块，要么VGA信号失真，要么按键响应迟钝。因此顶层模块必须提供三路隔离时钟：

• pix_clk：25.175MHz（精确匹配VGA标准），专供VGA信号生成模块；
• sys_clk：20MHz，供游戏状态机、按键消抖、计数器等逻辑使用；
• reset_sync：异步复位同步化后的全局复位信号，确保所有模块在同一周期退出复位。

// clock_gen.v —— 基于PLL或手动分频的时钟生成（以Xilinx Artix-7为例） module clock_gen ( input wire clk_in, // 100MHz 板载晶振 output wire pix_clk, // 25.175MHz output wire sys_clk, // 20MHz output wire reset_n ); // 使用MMCM或纯逻辑分频（此处展示分频逻辑简化版） reg [3:0] pix_div_cnt; reg pix_clk_int; always @(posedge clk_in) begin if (pix_div_cnt == 4'd3) begin // 100MHz / 4 = 25MHz（近似25.175MHz，实际项目需查表校准） pix_clk_int <= ~pix_clk_int; pix_div_cnt <= 0; end else pix_div_cnt <= pix_div_cnt + 1; end assign pix_clk = pix_clk_int; // sys_clk: 100MHz / 5 = 20MHz reg [2:0] sys_div_cnt; reg sys_clk_int; always @(posedge clk_in) begin if (sys_div_cnt == 3'd4) begin sys_clk_int <= ~sys_clk_int; sys_div_cnt <= 0; end else sys_div_cnt <= sys_div_cnt + 1; end assign sys_clk = sys_clk_int; // 同步复位：异步输入reset_btn经两级触发器同步 reg [1:0] rst_sync; always @(posedge clk_in) begin rst_sync[0] <= ~reset_btn; // 按键低有效 rst_sync[1] <= rst_sync[0]; end assign reset_n = rst_sync[1]; endmodule

提示：pix_clk频率误差超过±0.1%会导致显示器无法识别VGA信号。实际项目中必须查阅FPGA器件手册的PLL/MMCM配置表，用官方IP核生成精确频率，而非简单分频。代码中25MHz仅为示意，真实工程文件含详细PLL参数配置。

2.2 VGA信号生成模块：行场同步波形的硬件级建模

VGA不是“发一帧图”，而是持续输出逐行扫描的模拟信号。本模块本质是状态机+计数器组合：用pix_clk驱动水平计数器（0~799）和垂直计数器（0~524），在特定区间置高hsync（行同步）、vsync（场同步），并在有效显示区（640x480）内输出RGB像素值。关键在于理解“前肩/后肩/脉冲宽度”的物理意义——这直接决定显示器能否锁相。

// vga_controller.v module vga_controller ( input wire pix_clk, input wire reset_n, input wire [9:0] x_pos, // 当前像素X坐标（0~639） input wire [9:0] y_pos, // 当前像素Y坐标（0~479） input wire [2:0] rgb_in, // 游戏逻辑送来的RGB（3bit色深） output wire hsync, output wire vsync, output wire [2:0] rgb_out, output wire valid_pixel // 标识当前是否为有效显示区像素 ); // 行扫描参数（640x480@60Hz标准） localparam H_TOTAL = 800; // 一行总像素数 localparam H_SYNC = 96; // 行同步脉冲宽度 localparam H_BP = 48; // 行后肩（同步脉冲后到有效显示开始） localparam H_ACTIVE = 640; // 有效显示宽度 localparam H_FP = 16; // 行前肩（有效显示后到同步脉冲） // 列扫描参数 localparam V_TOTAL = 525; // 一帧总行数 localparam V_SYNC = 2; // 场同步脉冲宽度（行数） localparam V_BP = 33; // 场后肩（行数） localparam V_ACTIVE = 480; // 有效显示高度 localparam V_FP = 10; // 场前肩（行数） reg [9:0] h_cnt; // 水平计数器（0~799） reg [8:0] v_cnt; // 垂直计数器（0~524） always @(posedge pix_clk or negedge reset_n) begin if (!reset_n) begin h_cnt <= 0; v_cnt <= 0; end else begin if (h_cnt == H_TOTAL - 1) begin h_cnt <= 0; if (v_cnt == V_TOTAL - 1) v_cnt <= 0; else v_cnt <= v_cnt + 1; end else h_cnt <= h_cnt + 1; end end // 行同步信号：在h_cnt ∈ [H_BP+H_ACTIVE, H_BP+H_ACTIVE+H_SYNC) 时拉低（VGA标准为负脉冲） assign hsync = (h_cnt >= (H_BP + H_ACTIVE)) && (h_cnt < (H_BP + H_ACTIVE + H_SYNC)) ? 1'b0 : 1'b1; // 场同步信号：在v_cnt ∈ [V_BP+V_ACTIVE, V_BP+V_ACTIVE+V_SYNC) 时拉低 assign vsync = (v_cnt >= (V_BP + V_ACTIVE)) && (v_cnt < (V_BP + V_ACTIVE + V_SYNC)) ? 1'b0 : 1'b1; // 有效像素区域：仅当x,y在640x480内才输出RGB，否则黑屏 assign valid_pixel = (h_cnt >= H_BP) && (h_cnt < H_BP + H_ACTIVE) && (v_cnt >= V_BP) && (v_cnt < V_BP + V_ACTIVE); // 输出RGB：valid_pixel为高时取游戏逻辑值，否则为0（黑） assign rgb_out = valid_pixel ? rgb_in : 3'b000; // 将x_pos/y_pos映射到当前扫描位置（供游戏逻辑使用） // 注意：此处需将计数器值减去前后肩偏移，得到0~639/0~479的坐标 assign x_pos = (h_cnt >= H_BP) && (h_cnt < H_BP + H_ACTIVE) ? h_cnt - H_BP : 10'd0; assign y_pos = (v_cnt >= V_BP) && (v_cnt < V_BP + V_ACTIVE) ? v_cnt - V_BP : 10'd0; endmodule

设计说明：该模块输出x_pos/y_pos给游戏逻辑，但注意——它只在valid_pixel为高时才有效。这意味着游戏状态机必须在valid_pixel有效期内完成所有计算，否则会错过当前帧。这是FPGA图像系统最易忽略的时序陷阱：逻辑不能假设“每周期都能算完”，必须与VGA有效区对齐。

2.3 弹球游戏状态机：位置、速度、碰撞的全硬件建模

游戏逻辑不是软件循环，而是由sys_clk驱动的有限状态机（FSM），包含IDLE、MOVE、COLLIDE_X、COLLIDE_Y四个状态。核心变量为ball_x/ball_y（10位整数，支持0~1023坐标）、vx/vy（有符号4位，-8~+7速度）。碰撞检测非“if判断”，而是组合逻辑实时比对坐标与边界：

• X方向碰撞：ball_x <= 0 || ball_x >= 639
• Y方向碰撞：ball_y <= 0 || ball_y >= 479

关键设计点：反弹不是简单取反，而是加入弹性系数。例如vy <= -vy * 0.8在硬件中需定点数乘法（此处简化为vy <= -vy + 2模拟衰减）。

// ball_game.v module ball_game ( input wire sys_clk, input wire reset_n, input wire valid_pixel, // 来自VGA模块，指示当前是否在有效显示区 input wire [9:0] x_pos, // 当前像素X坐标（0~639） input wire [9:0] y_pos, // 当前像素Y坐标（0~479） input wire [1:0] key_dir, // 按键方向：00=无, 01=左, 10=右, 11=暂停 output reg [9:0] ball_x, output reg [9:0] ball_y, output reg [2:0] rgb_out // 球的颜色（红） ); // 状态定义 localparam IDLE = 2'b00, MOVE = 2'b01, COLLIDE_X = 2'b10, COLLIDE_Y = 2'b11; reg [1:0] state, next_state; // 球状态寄存器 reg [9:0] ball_x_reg, ball_y_reg; reg [3:0] vx, vy; // 有符号速度，最高位为符号位 // 初始化 always @(posedge sys_clk or negedge reset_n) begin if (!reset_n) begin ball_x_reg <= 10'd320; ball_y_reg <= 10'd240; vx <= 4'd3; // 初始向右下运动 vy <= 4'd2; state <= IDLE; end else begin ball_x_reg <= next_ball_x; ball_y_reg <= next_ball_y; vx <= next_vx; vy <= next_vy; state <= next_state; end end // 组合逻辑：计算下一状态和下一位置 wire x_hit_left = (ball_x_reg <= 0); wire x_hit_right = (ball_x_reg >= 639); wire y_hit_top = (ball_y_reg <= 0); wire y_hit_bot = (ball_y_reg >= 479); always @(*) begin next_ball_x = ball_x_reg; next_ball_y = ball_y_reg; next_vx = vx; next_vy = vy; next_state = state; case(state) IDLE: begin next_state = MOVE; next_ball_x = ball_x_reg + vx; next_ball_y = ball_y_reg + vy; end MOVE: begin next_ball_x = ball_x_reg + vx; next_ball_y = ball_y_reg + vy; if (x_hit_left || x_hit_right) begin next_state = COLLIDE_X; next_vx = -vx; // X方向反转 if (x_hit_right) next_ball_x = 639; // 防止越界 if (x_hit_left) next_ball_x = 0; end else if (y_hit_top || y_hit_bot) begin next_state = COLLIDE_Y; next_vy = -vy; // Y方向反转 if (y_hit_bot) next_ball_y = 479; if (y_hit_top) next_ball_y = 0; end end COLLIDE_X: begin next_state = MOVE; // 可在此处加入速度衰减：next_vx = (vx > 0) ? vx - 1 : vx + 1; end COLLIDE_Y: begin next_state = MOVE; // next_vy = (vy > 0) ? vy - 1 : vy + 1; end endcase end // 输出赋值：仅在valid_pixel为高且坐标匹配时输出球颜色 assign ball_x = ball_x_reg; assign ball_y = ball_y_reg; assign rgb_out = (x_pos == ball_x_reg && y_pos == ball_y_reg) ? 3'b100 : 3'b000; // 红球 // 按键控制：修改速度（左键减vx，右键加vx） always @(posedge sys_clk or negedge reset_n) begin if (!reset_n) begin vx <= 4'd3; vy <= 4'd2; end else if (valid_pixel) begin // 仅在有效显示区响应按键 case(key_dir) 2'b01: if (vx > -7) vx <= vx - 1; // 左键减速 2'b10: if (vx < 7) vx <= vx + 1; // 右键加速 2'b11: begin vx <= 0; vy <= 0; end // 暂停 default: ; // 无操作 endcase end end endmodule

参数说明：vx/vy用4位有符号数（范围-8~+7），足够实现平滑运动；ball_x/ball_y用10位（0~1023）预留扩展空间（如后续加挡板）。注意valid_pixel作为使能信号——按键响应必须与VGA有效区对齐，否则会出现“按键失灵”现象。

2.4 按键消抖与方向译码模块：机械开关的确定性建模

开发板按键是机械触点，按下/释放瞬间存在毫秒级抖动。若直接采样，一个按键动作可能被误判为多次。本模块采用计数器延时消抖：检测到电平变化后，启动20ms计数器（约100万sys_clk周期），计满后才确认状态。同时将4个独立按键（UP/DOWN/LEFT/RIGHT）译码为2位方向信号，支持组合键（如LEFT+RIGHT同时按则视为无效）。

// key_debounce.v module key_debounce ( input wire sys_clk, input wire reset_n, input wire [3:0] key_raw, // 开发板按键，低有效 output reg [1:0] key_dir, // 00=无, 01=左, 10=右, 11=暂停（可映射为UP） output reg key_valid // 消抖后有效沿标志（上升沿） ); reg [3:0] key_sync; // 同步原始按键 reg [19:0] cnt; // 20ms计数器（20MHz时钟下20ms=400000周期） reg [3:0] key_stable; // 消抖后稳定值 reg [3:0] key_last; // 上次稳定值 // 按键同步（两级触发器防亚稳态） always @(posedge sys_clk) begin key_sync[0] <= ~key_raw[0]; // UP键 key_sync[1] <= ~key_raw[1]; // DOWN键 key_sync[2] <= ~key_raw[2]; // LEFT键 key_sync[3] <= ~key_raw[3]; // RIGHT键 end // 消抖主逻辑 always @(posedge sys_clk or negedge reset_n) begin if (!reset_n) begin cnt <= 0; key_stable <= 4'b1111; key_last <= 4'b1111; key_valid <= 0; end else begin if (cnt < 20'd400000) begin if (key_sync != key_stable) begin cnt <= cnt + 1; end else begin cnt <= 0; end end else begin cnt <= 0; key_stable <= key_sync; key_valid <= (key_stable != key_last); // 仅当状态改变时置高 key_last <= key_stable; end end end // 方向译码：优先级 LEFT > RIGHT > UP（暂停） always @(*) begin key_dir = 2'b00; if (key_stable[2] == 0) key_dir = 2'b01; // LEFT按下 else if (key_stable[3] == 0) key_dir = 2'b10; // RIGHT按下 else if (key_stable[0] == 0) key_dir = 2'b11; // UP按下（暂停） else key_dir = 2'b00; end endmodule

设计说明：key_valid是关键信号——它只在按键状态真正稳定改变时产生一个时钟周期的高脉冲，供游戏逻辑捕获。这避免了“长按”被重复触发，也防止消抖期间逻辑误判。实际调试中，用逻辑分析仪抓key_sync和key_stable对比，是验证消抖效果的黄金方法。

2.5 顶层整合模块：五模块协同的信号流闭环

顶层模块top.v不实现功能，只做端口连接与信号路由。它将时钟管理、VGA控制器、游戏逻辑、按键模块串联，并处理RGB信号合成（球+背景）。重点在于理解信号跨模块传递的时序关系：x_pos/y_pos从VGA模块输出，经wire直连到游戏模块输入，但游戏模块的ball_x/ball_y必须在valid_pixel有效期内完成计算，否则VGA模块无法在正确位置绘制球。

// top.v module top ( input wire clk, input wire reset_btn, input wire [3:0] key_in, output wire hsync, output wire vsync, output wire [2:0] rgb ); // 时钟与复位 wire pix_clk; wire sys_clk; wire reset_n; clock_gen uut_clock ( .clk_in(clk), .pix_clk(pix_clk), .sys_clk(sys_clk), .reset_n(reset_n) ); // 按键消抖 wire [1:0] key_dir; wire key_valid; key_debounce uut_key ( .sys_clk(sys_clk), .reset_n(reset_n), .key_raw(key_in), .key_dir(key_dir), .key_valid(key_valid) ); // VGA控制器 wire [9:0] x_pos, y_pos; wire valid_pixel; vga_controller uut_vga ( .pix_clk(pix_clk), .reset_n(reset_n), .x_pos(x_pos), .y_pos(y_pos), .rgb_in(3'b000), // 背景默认黑 .hsync(hsync), .vsync(vsync), .rgb_out(), .valid_pixel(valid_pixel) ); // 弹球游戏逻辑 wire [9:0] ball_x, ball_y; wire [2:0] ball_rgb; ball_game uut_ball ( .sys_clk(sys_clk), .reset_n(reset_n), .valid_pixel(valid_pixel), .x_pos(x_pos), .y_pos(y_pos), .key_dir(key_dir), .ball_x(ball_x), .ball_y(ball_y), .rgb_out(ball_rgb) ); // RGB合成：球覆盖背景 assign rgb = (x_pos == ball_x && y_pos == ball_y && valid_pixel) ? ball_rgb : 3'b000; endmodule

避坑点：此处rgb合成用组合逻辑直接判断坐标匹配，虽简洁但资源消耗大（10位比较器×2）。大型项目应改用双缓冲+地址映射，但本方案为教学目的保留直观性。若综合报错“逻辑过多”，可将比较逻辑移到ball_game模块内部，仅输出is_ball_pixel信号。

3. 关键实现细节与避坑指南：FPGA弹球开发中最容易翻车的5个点

FPGA开发不是写代码，而是“搭建电路”。同一个功能，写法差一点，综合结果可能天壤之别。以下是我在带某高校数字系统实验课时，学生踩坑率最高的5个问题，按“现象→原因→解决”结构给出血泪经验。

3.1 现象：显示器无信号，或显示雪花噪点

原因：pix_clk频率偏差超限，或hsync/vsync极性错误（VGA标准为负脉冲，即有效时为低电平）。常见错误是代码中写assign hsync = 1'b0恒低，或分频系数算错导致时钟不准。
解决：

• 用示波器测量FPGA引脚输出的pix_clk，确认频率在25.175MHz±0.1%内；
• 查VGA标准文档，确认hsync/vsync在H_SYNC/V_SYNC区间内为低电平（代码中必须用? 1'b0 : 1'b1）；
• 在仿真中观察hsync波形：应为周期800像素、脉宽96像素的方波，占空比12%。

3.2 现象：弹球移动卡顿、跳跃，或轨迹呈阶梯状

原因：游戏逻辑未与VGA有效显示区对齐。ball_x/ball_y在valid_pixel为低时仍在更新，导致位置计算丢失帧。更隐蔽的是，sys_clk与pix_clk未做跨时钟域同步，x_pos/y_pos信号在游戏模块采样时出现亚稳态。
解决：

• 所有游戏逻辑更新必须包裹在if (valid_pixel)条件内；
• x_pos/y_pos从VGA模块输出后，进入游戏模块前需经两级触发器同步（即使同源时钟，因路径不同仍需同步）；
• 在仿真中添加valid_pixel波形，确认球位置更新只发生在该信号高电平时段。

3.3 现象：按键响应延迟严重，或按一次触发多次

原因：消抖模块未输出key_valid边沿信号，而是直接用key_stable电平。导致游戏逻辑在每个时钟周期都检测按键，长按即连续触发。
解决：

• 严格按key_valid的单周期脉冲来触发游戏状态变更（如always @(posedge sys_clk) if (key_valid) ...）；
• 在仿真中观察key_valid：应为宽度1个sys_clk周期的脉冲，且仅在按键稳定后首次变化时出现；
• 若需长按连发，应在游戏模块内用计数器实现，而非依赖消抖模块。

3.4 现象：球在边界“穿墙”或抖动，不反弹

原因：碰撞检测用<=/>=而非==，导致在边界像素反复触发COLLIDE状态。例如ball_x >= 639在球到达639后每周期都为真，vx被反复取反。
解决：

• 碰撞检测必须用单次触发逻辑：仅当ball_x从638变为639时检测到右边界，而非持续判断；
• 在状态机中，COLLIDE_X状态执行后必须强制跳转回MOVE，且next_ball_x需钳位到639（代码中if (x_hit_right) next_ball_x = 639）；
• 仿真时重点观察ball_x在边界附近的几个周期值，确认其不会在639/640间震荡。

3.5 现象：综合后资源占用爆表（LUT超100%），或时序不满足

原因：坐标比较逻辑（x_pos == ball_x）在顶层直接展开，生成大量组合逻辑。10位比较器需约20个LUT，若在RGB合成处多次使用，资源激增。
解决：

• 将像素匹配逻辑下沉到ball_game模块，输出is_ball_pixel单比特信号，顶层仅做rgb = is_ball_pixel ? ball_rgb : bg_rgb；
• 关键路径（如VGA计数器）添加(* keep = "true" *)综合属性，防止工具优化破坏时序；
• 在Vivado中查看“Critical Path Report”，定位最长路径（通常是v_cnt或h_cnt进位链），必要时改用更快的计数器结构（如格雷码计数器）。

提示：以上问题90%可通过仿真复现。我带学生时强制要求：每次修改代码，必须先跑Testbench看波形，再综合下载。跳过仿真的调试，就像蒙眼修电路——耗时且徒劳。

4. 硬件验证与性能验收：从板级测试到答辩演示的全流程

这套方案的价值不在“能跑”，而在“可验证、可测量、可答辩”。很多学生烧录后看到球动了就交差，结果答辩时被问“帧率多少？”“时序余量多少？”当场卡壳。下面给出一套完整的验收流程，覆盖板级测试、量化指标、答辩演示三阶段，每一步都有可执行检查项。

4.1 板级功能测试清单：5分钟完成基础验证

拿到开发板后，按顺序执行以下测试，每步失败立即停止，避免问题叠加：

实操技巧：测试时用$display在仿真中打印关键信号（如$display("Frame %d: ball at (%d,%d)", frame_cnt, ball_x, ball_y);），比盯波形更高效。板级测试优先用逻辑分析仪而非示波器——它能同时抓16路信号，看清valid_pixel与ball_x的时间关系。

4.2 量化性能指标：用数据证明方案可靠性

答辩不是讲故事，是交证据。以下4个指标必须在报告中明确写出实测值，而非“理论可达”：

注意：WNS为负值表示时序违规，必须优化。常见优化手段：① 对h_cnt/v_cnt计数器添加(* use_dsp="no" *)属性禁用DSP块；② 将ball_x/ball_y寄存器声明为reg [9:0] ball_x /* synthesis syn_keep=1 */，防止工具优化掉；③ 在Vivado中启用-retiming选项。

4.3 答辩演示设计：3个必演场景与1个隐藏彩蛋

答辩演示不是“让球动起来”，而是用预设场景证明你掌控了系统。我建议准备以下3个必演环节，每个不超过1分钟，直击导师关注点：

1. 场景一：边界碰撞精度验证

   • 操作：将球速度设为vx=1, vy=0（水平慢速），观察右边界反弹。
   • 话术：“请看球在x=639像素精准停止并反弹，证明坐标钳位和碰撞检测无延迟——这是硬件实时性的体现。”

2. 场景二：按键响应实时性演示

   • 操作：球高速运动时，快速按LEFT键3次，观察速度递减过程。
   • 话术：“每次按键都在20ms内生效，且无丢帧，因为消抖与游戏逻辑共享sys_clk，避免了跨时钟域同步开销。”

3. 场景三：多球扩展可行性说明

   • 操作：展示代码中ball_game模块的实例化语句（ball_game uut_ball1(...); ball_game uut_ball2(...);）。
   • 话术：“模块化设计支持并行实例，增加第二颗球只需复制实例并修改rgb_out颜色，资源增加线性——这是FPGA并行优势的直接体现。”

隐藏彩蛋（加分项）：在演示最后，快速按UP键（暂停）→ 按DOWN键（恢复），并说：“这个暂停功能通过key_dir=2'b11触发，但实际可扩展为‘慢动作’模式，只需在COLLIDE状态中降低vx/vy更新频率——这正是硬件可编程性的魅力。”

5. 从那以后我每次做FPGA图像项目，都强制走一遍“三阶验证法”

第一次带某实验室的FPGA图像处理Demo时，我花了三天调试一个“球不反弹”的bug，最后发现是VGA参数中H_BP写成了40而非48，导致x_pos计算偏移。从那以后，我给自己立下铁律：任何FPGA图像项目，必须经过“仿真验证→时序验证→板级验证”三阶验证，缺一不可。

• 仿真验证：用Testbench生成pix_clk和sys_clk，驱动VGA计数器和游戏状态机，用$monitor打印`ball_x,

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