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简介：DVI接口协议1.0版本中文版是一份系统梳理数字视频接口核心规范的文档，面向显示器、显卡研发测试及维护工程师，旨在解决模拟视频传输中的信号衰减与失真问题，实现高质量无损数字传输。内容涵盖T.M.D.S.差分信号机制、即插即用规范、DDC/EDID、信号编码解码、单/双链路物理层及电源管理，并重点介绍带宽估计与选择性刷新等性能可伸缩设计，可帮助读者掌握从链路建立到图像恢复的完整流程。资源为单个Word文档（docx），体积2.88MB，目录结构完整，既有协议框架解读，又有VESA相关规范与兼容性说明，适合作为DVI开发与调试的中文参考手册。目前已有1876人学习，适用于显示接口设计、硬件兼容性验证及嵌入式显示驱动开发等场景。

1. DVI 1.0 协议文档还能干什么：黑屏排查、旧设备对接和 FPGA 调试都靠它

现在满世界都是 HDMI、DP，DVI 似乎已经成了“过气接口”。但做工业相机、老式投影仪、教学型 FPGA 板卡、以及各种采集卡的人，隔三差五还是会撞上 DVI。很多工程师第一次调 DVI 时的场景都一样：线是好的、电源没问题、显示器也亮了指示灯，但屏幕就是黑屏。折腾到最后才发现，问题出在“数字通道没被激活”或者“EDID 没被正确读取”上。这些内容，DVI 接口协议 1.0 版本里其实都写了，只是过去大家习惯对着英文原版啃，导致很多人根本不知道协议里哪些条款能救命。中文版的价值就在这里：当你在现场调设备时，能快速翻到对应章节，找到 TMDS 链路、DDC 通道、热插拔检测和时序参数这些规则，然后按条款去排查。这篇笔记会把协议文档里的关键内容拆开讲，从链路原理一路落到可复现的 FPGA 实现和踩坑记录，适合正在做视频接口驱动、固件调试或转接板开发的工程师。

2. 从像素到差分电流：DVI 1.0 的链路构成与 TMDS 编码

DVI 1.0 协议最核心的部分不是连接器长什么样，而是它定义了一套完整的数字视频传输链路：发送端把并行像素数据编码成适合长距离传输的串行差分信号，接收端再把它还原成 RGB 像素和控制信号。理解这套链路，是所有后续调试工作的基础。

2.1 DVI 有三种物理形态：DVI-A、DVI-D、DVI-I 到底差在哪

打开中文版协议文档的前几页，你会看到它对 DVI 接口做了三种分类：DVI-A（模拟）、DVI-D（数字）和 DVI-I（数字模拟集成）。这三个名字看起来很相似，但引脚定义和适用场景完全不同。

DVI-A 的引脚只包含模拟 RGB 和行场同步信号，实际上就是把 VGA 信号换了一个连接器形状。DVI-D 才是纯数字信号接口，传输 TMDS 差分对。DVI-I 是在一个连接器里同时放进了模拟和数字两组引脚，方便从模拟显示器向数字显示器过渡。常见误区是有人以为 DVI-I 端口输出的一定是数字信号，实际上它到底是走数字通道还是模拟通道，取决于线材和源端驱动。

做转接板设计时，我一般会先在原理图上确认清楚线束里走了哪一组引脚。曾经有人把 DVI-I 座子的模拟引脚接到数字芯片上，屏幕上只有噪点，这就是没有区分 DVI-I 和 DVI-D 导致的。协议文档里对每种类型的引脚排布都有图示，中文版看这一节最省时间。

还有一个很多人容易忽略的点：DVI 1.0 的数字通道只传视频数据，不传音频。你在 DVI 线上永远解不出音频流，这是它与后来 HDMI 的本质区别之一。所以做 DVI 转 HDMI 方案时，音频必须有额外的注入电路，否则转出来只有画面、没有声音。

2.2 TMDS 编码：3 条数据通道 + 1 路时钟，8 bit 为什么变成 10 bit

DVI 数字链路的核心是 TMDS，全称是 Transition Minimized Differential Signaling，直译过来就是“过渡最小化差分信号”。这个名字里已经包含了两个关键点：一是“差分”，信号以一对线的电压差来传递，抗干扰能力强；二是“过渡最小化”，发送端要尽量减少信号线上的电平跳变次数，降低电磁辐射和高频损耗。

协议里对 TMDS 的通道分配很明确：单链路有 3 条数据通道和 1 条时钟通道。像素数据中的红、绿、蓝各占一条通道，每条通道在同一时刻传输 8 bit 数据，但经过编码后实际在线路上传输的是 10 bit。这多出来的 2 bit 并不是浪费，而是为了让信号达到直流平衡，并为接收端提供可靠的码流边界。

简单来说，TMDS 编码分两步：

• 第一步，把 8 bit 数据变成 9 bit，通过异或/同或逻辑选择翻转较少的编码，让这一组数据里的跳变次数最少；
• 第二步，根据前面已经发送的数据流中“1”和“0”的累计偏差，决定是否再把整个 9 bit 反转，得到最终的 10 bit，确保长时间传输时直流分量不漂移。

在 DE（数据使能）为低电平的消隐区间，数据通道不传像素数据，而是传控制信号。HSYNC 和 VSYNC 的状态就是通过控制码送出去的。协议文档里会有一张控制码编码表，常见实现里四组控制码是这样的：

每个数据通道都独立地编码和发送，所以 3 条通道在消隐区各自传自己的控制码。接收端靠识别这些固定的控制码来确定 10 bit 的边界，然后才能正确解码后续的像素数据。这也是为什么当线材质量差或端接不匹配时，第一个现象往往是画面出现横向噪点——因为控制码边界已经对不上了。

我在 FPGA 上调 DVI 发送时，习惯把编码部分做成查表而不是现场算 XOR 逻辑。协议文档本身就是按表定义的，查表方式可以直接逐条对照文档验证，出问题也容易定位。

2.3 单链路与双链路：带宽上限怎么算，分辨率到哪为止

DVI 1.0 标准里定义了两种链路模式：单链路和双链路。单链路使用 3 条数据通道，双链路使用 6 条数据通道。通道数翻倍，带宽上限也就直接翻倍。

计算带宽的方法很简单：总带宽 = 像素时钟 × 通道数量 × 10。因为每条通道每像素时钟周期传 10 bit。单链路模式下，像素时钟最大可以到 165 MHz，所以理论带宽大约是 165M × 3 × 10 = 4.95 Gbps。双链路模式下像素时钟最大到 330 MHz，总带宽接近 10 Gbps。

这些带宽对应什么分辨率，取决于具体时序参数。以最常见的 1920×1080@60Hz 为例，它需要的像素时钟大约是 148.5 MHz，单链路完全够用。2560×1600@60Hz 这种高分辨率，需要的像素时钟接近 270 MHz，这时就必须走双链路。很多人分不清“单链路最长能跑多长线”和“单链路最高能支持多少分辨率”，这是两回事。分辨率由带宽决定，线缆长度由信号完整性和衰减决定。DVI 1.0 协议规范本身没有强制规定线缆最大长度，但行业里普遍认为单链路可靠传输在 5 米以内，超过这个长度就需要更高规格的线材或中继器。

还要注意，双链路的实现方式不是把 RGB 各拆一半送两条链路，而是把像素按顺序分成奇偶两组，分别由两组链路交替传输。调试时如果只用单链路的驱动源码，输出双链路分辨率，画面会明显出现半边花屏或完全黑屏，这是协议章节里很容易被跳过的细节。

3. 让显示器“告诉”显卡自己是谁：DDC、EDID 与热插拔检测

DVI 1.0 协议除了定义视频数据的传输，还定义了“控制面”：显示器通过 DDC 通道，把一份叫做 EDID 的数据提供给主机，主机根据这份数据决定输出什么分辨率、什么时序。这个链路一旦出问题，显示器就是黑屏，很多工程师称之为玄学，其实它是最有章可循的部分。

3.1 DDC 通道就是一根规格化了的 I2C：时钟 100kHz，地址 0x50

在 DVI 连接器里，第 6 脚和第 7 脚分别是 DDC 的时钟（SCL）和数据（SDA）。这一对线在电气上完全兼容 I2C 总线，协议规定其时钟频率最高 100 kHz，从设备地址为 0x50（7 位地址），也就是 8 位写地址 0xA0。主机作为主设备，在总线上去读这个地址，就能拿到显示器的 EDID 数据。

很多转接板和采集卡设计时会把 DDC 通道漏掉，导致显示器能收到画面但分辨率识别错误。正确做法是把 DDC 总线直接接到主控的 I2C 控制器上，或者至少预留一个 I2C 电平转换电路。

在调试阶段，我一般先用 Linux 系统的 i2c 工具直接读 EDID，确认 DDC 物理链路是否通畅。命令很简单：

# 先列出 I2C 总线编号，找到连接 DVI 的那个适配器 i2cdetect -l # 在对应总线上扫描，地址 0x50 会出现设备 i2cdetect -y 3 # 直接读 EDID 的前 128 字节并保存 i2cdump -y 3 0x50 > edid_dump.bin

这些命令的最终目的是验证 DDC 链路的两件事：总线地址是否正确、显示器是否正确响应 ACK。如果i2cdetect在 0x50 处打不出地址，说明连接器的 DDC 引脚没有连对，或者显示器内部的 EEPROM 没有供电。先查第 14 脚 +5V 电源有没有送到显示器，再查 SCL/SDA 有没有接反。

3.2 EDID 最小 128 字节：关键字节在哪，怎么快速判断显示器支持什么

EDID 是一份 128 字节起步的二进制数据结构，存放在显示器内的非易失存储器里。DVI 1.0 协议文档并不定义 EDID 的完整内容格式，但在引用规范里明确要求显示器向主机提供符合即插即用标准的 EDID。协议能正常工作，主机必须先解析出其中的关键字段。

你拿到 EDID 文件后，需要用十六进制编辑器或xxd查看它的内容，关键位置如下：

其中最值得关注的是 0x14 处的字节。如果 bit7 是 0，说明这个显示器只支持模拟输入；如果 bit7 是 1，才支持 DVI 数字通道。之前说过 DVI-I 同时有模拟和数字引脚，但显示器是否真的启用了数字通道，就是看这个 bit。

0x36 处的详细时序描述同样重要，它通常包含显示器推荐的最高分辨率时序。解读时要注意，里面并不是直接写“某某分辨率”，而是分别给出水平像素、垂直像素、消隐、前后肩和同步宽度。把这份参数转换成帧同步信号，是驱动写入端的标准步骤。下面这段代码可以快速把 EDID 文件按字节查看，并定位头部和版本号：

xxd edid_dump.bin | head -n 8 python3 -c " data = open('edid_dump.bin', 'rb').read(128) print('header:', data[:8].hex()) print('version:', data[0x0E]) print('input byte 0x14:', hex(data[0x14])) print('checksum byte:', hex(data[0x7E])) print('sum mod 256:', sum(data) % 256) "

正常 EDID 的 128 个字节相加再取 256 的余数，结果应该是 0。如果校验和不为 0，这份数据极可能有损坏，显示器驱动读出来的时序也是错的，画面不亮就不要奇怪了。

3.3 HPD 引脚时序：100ms 低电平是协议写死的重试条件

DVI 连接器的第 16 脚是热插拔检测引脚，简称 HPD（Hot Plug Detect）。它并不是简单的“有没有插好”的指示器，而是一个完整的状态机信号。协议对它的时序要求写得非常明确：当显示器检测到电缆插入时，必须把 HPD 拉低至少 100 ms，然后再拉高。主机只有在看到一次完整的“高 → 低 → 高”变化后，才会认为一次热插拔已经发生，并去重新读取 EDID。

很多人调试转接板时只在插入瞬间将 HPD 拉高一次，主机端的驱动根本不会重新轮询 EDID，结果分辨率一直保持不变。正确做法是给显示器的 HPD 检测电路留出一个延时窗口：检测到电缆插入后，先把 HPD 拉低，延时 120 ms 左右，再拉高。

主机侧的正常识别流程可以概括为四步：

1. 检测到 HPD 从高到低，认定发生了一次拔出，清空 EDID 缓存；
2. 检测到 HPD 从低到高，认定插入完成；
3. 通过 DDC 重新读取 EDID；
4. 根据 EDID 中的详细时序配置，启动 TMDS 输出。

实际调试中，如果只有画面但没有正确分辨率，优先查 HPD 是否执行了完整的低电平延时。示波器挂到第 16 脚上，拔插一次，看低电平持续时间是否大于 100 ms。这一步能过滤掉大量 DSV 转接板的问题。

4. 用 FPGA 把 DVI 1.0 “读出来”：最小发送端实现

对协议文档的理解，最有效的验证方式是实现一个最小发送端。DVI 带独立时钟通道，接收端不需要从数据流里恢复时钟，所以发送端是整个链路里最容易出成果的部分。下面这套方案不需要专门芯片，一块带差分 IO 的 FPGA 就能把 DVI 1.0 协议跑起来。

4.1 为什么先做发送端：带时钟的链路让接收端省掉了 CDR

很多视频接口，例如 DisplayPort，时钟是隐藏在数据流里的，接收端必须做时钟数据恢复（CDR），锁定相位和解码逻辑非常复杂。DVI 不一样，它把像素时钟单独用一组差分线（第 23/24 脚）直接送到接收端，接收端只需要用这路时钟去采样 3 条数据通道即可。

这个结构决定了调试 DVI 时，发送端的代码量远小于接收端。发送端核心只有三件事：并行编码、串行化、差分输出。接收端则还需要对准 10 bit 码流边界，处理 ESD 保护和链路检测。如果你的目的是验证协议或学习接口原理，从发送端入手是最合适的。

4.2 引脚约束：先让差分对落在正确的 FPGA 管脚上

FPGA 工程里最容易翻车的是管脚约束。DVI 信号的电气特性接近差分 3.3 V 逻辑，但并不是普通 LVDS。只有在约束里指定正确的电气标准和差分终端电阻，信号质量才有保障。下面是某厂商 FPGA 工程的引脚约束示例：

set_property IOSTANDARD TMDS_33 [get_ports {tmds_p[2]}] set_property IOSTANDARD TMDS_33 [get_ports {tmds_n[2]}] set_property PACKAGE_PIN N18 [get_ports tmds_p[2]] set_property PACKAGE_PIN N19 [get_ports tmds_n[2]] set_property IOSTANDARD TMDS_33 [get_ports {tmds_clk_p}] set_property IOSTANDARD TMDS_33 [get_ports {tmds_clk_n}] set_property PACKAGE_PIN N20 [get_ports tmds_clk_p] set_property PACKAGE_PIN N21 [get_ports tmds_clk_n] set_property DIFF_TERM TRUE [get_ports tmds_n[*]] set_property DIFF_TERM TRUE [get_ports tmds_clk_n]

这里的关键参数是TMDS_33这个电气标准，它规定了 DVI 输出所需的差分摆幅和共模电压。有人为了省事直接套用LVDS_25，结果显示器能识别信号但画面时不时抽动，这是因为 LVDS 的共模点和摆幅与 TMDS 不一致。管脚位置也要优先选择原生的差分对，不要强行让普通 IO 两根线上做差分，哪里的信号完整性都无法保证。

4.3 TMDS 编码查表 + 差分输出原语的最小 Verilog 骨架

编码器部分建议按协议文档的码表生成一个查表 ROM，而不是在电路里现场算异或、同或和直流平衡。查表方式的好处是每一组输入都能直接对文档验证，调试时可以用 10 位监视器看到码流。

下面是最小发送端的 Verilog 骨架，其中顶层只演示了时钟差分输出和数据结构，具体编码表由dvi_enc_table.v文件提供：

module dvi_tx_top #( parameter PIXEL_CLK_FREQ = 148_500_000 ) ( input wire clk_pixel, // 像素时钟，如 1080p60 的 148.5 MHz input wire clk_x5, // 5 倍像素时钟，用于 10:1 DDR 串行化 input wire reset_n, input wire [23:0] rgb, // 24 bit RGB，高位在前 input wire hsync, input wire vsync, input wire de, // 数据使能，高电平有效 output wire [2:0] tmds_p, output wire [2:0] tmds_n, output wire tmds_clk_p, output wire tmds_clk_n ); wire [9:0] ch_par[2:0]; wire [9:0] ch_ser[2:0]; // 三个数据通道分别编码 dvi_enc_table u_chn0 ( .clk(clk_pixel), .d(rgb[23:16]), .de(de), .c0(hsync), .c1(vsync), .q(ch_par[0]) ); dvi_enc_table u_chn1 ( .clk(clk_pixel), .d(rgb[15:8]), .de(de), .c0(hsync), .c1(vsync), .q(ch_par[1]) ); dvi_enc_table u_chn2 ( .clk(clk_pixel), .d(rgb[7:0]), .de(de), .c0(hsync), .c1(vsync), .q(ch_par[2]) ); // 时钟通道原样输出像素时钟 OBUFDS #(.IOSTANDARD("TMDS_33")) u_clk_buf (.I(clk_pixel), .O(tmds_clk_p), .OB(tmds_clk_n)); genvar i; generate for (i = 0; i < 3; i = i + 1) begin : gen_chan // 10:1 串行化，clk_x5 双沿采样 OSERDESE2 #( .DATA_RATE_OQ("DDR"), .DATA_WIDTH(10) ) u_ser ( .OQ(ch_ser[i]), .CLK(clk_x5), .CLKDIV(clk_pixel), .D1(ch_par[i][9]), .D2(ch_par[i][8]), .D3(ch_par[i][7]), .D4(ch_par[i][6]), .D5(ch_par[i][5]), .D6(ch_par[i][4]), .D7(ch_par[i][3]), .D8(ch_par[i][2]), .D9(ch_par[i][1]), .D10(ch_par[i][0]), .RST(!reset_n), .CLKPERF(1'b0), .CLKPERFDELAY(1'b0), .OCE(1'b1) ); // 单端转差分输出 OBUFDS #(.IOSTANDARD("TMDS_33")) u_buf (.I(ch_ser[i]), .O(tmds_p[i]), .OB(tmds_n[i])); end endgenerate endmodule

模块里的clk_x5必须有，因为 10 bit 要在 1 个像素时钟周期内全部送出，等效串行速率是像素时钟的 10 倍，而 DDR 模式下用户时钟只需 5 倍就能完成 10 个 bit 的双沿发送。OSERDESE2的DATA_WIDTH设置为 10，输入顺序是高位在前，对应协议文档里 TMDS 先发送最高有效位的定义。如果你用的 FPGA 平台不同，替换原则不变：找一个 10:1 串行化原语和一个差分输出缓冲原语。

4.4 帧时序：把 EDID 里的时序参数变成 hsync、vsync、de

编码和差分输出做好之后，整个发送端能不能点亮屏幕，取决于帧时序参数是否正确。以常见 1920×1080@60Hz 为例，关键是下面这张参数表，它可以直接作为驱动层的配置：

这些数值不是 DVI 协议强制的，而是显示器 EDID 的详细时序描述告诉你的。所以正确的驱动流程是先解析 EDID，再用解析结果生成同步信号。只有 DE 信号保持正确，编码器才会在有效区域传像素数据、在消隐区传控制码。如果把 DE 一直拉高，画面会花掉且行场不稳定。

5. DVI 1.0 工程落地：常见问题与避坑记录

协议文档能讲清楚规则，但落地时真正让人头疼的是各种“看起来不合逻辑”的现象。这里整理几条我在调试 DVI 转接板、FPGA 发送端和采集卡过程中反复遇到过的踩坑记录，每一条都按现象、原因、解决的思路来写。

5.1 现象：EDID 能读，TMDS 有波形，但显示器就是不认

用示波器观察时，数据通道的差分信号明显存在，显示器也点不亮。进一步排查后发现读回的 EDID 正常，说明 DDC 链路没问题，问题一定出在视频时序上。

原因：HSYNC 和 VSYNC 的极性与 EDID 声明不符，或者 DE 信号在消隐期没有及时拉低。很多显示器对同步极性非常敏感，极性错误时宁可黑屏也不显示。

解决方式：用i2cdump读到 EDID 后，直接解析 0x36 处的详细时序描述，把该描述里的“同步极性”字段提出来。然后把 FPGA 侧 HSYNC/VSYNC 的输出极性改成 EDID 声明的值，重新上板。这一步大多数情况下立刻恢复画面。如果极性正确但仍黑屏，再检查 DE 是否在同步脉冲前后肩上正确拉低，以及每个像素周期是否多传了一个无效像素。

5.2 现象：画面能出，但像蒙上一层雪花点

信号源是 FPGA 发送端，输出到显示器时，分辨率和帧率已经正确，但画面有明显颗粒感，特别是在低亮度区域更明显。

原因：TMDS 差分对端接电阻配置不当或回流路径过长。常见做法是用LVDS_25替代TMDS_33，或者接收端没有开启差分端接电阻。另外，DVI 连接器外壳没有接地也会导致高频噪声辐射进同轴回流路径。

解决方式：把 FPGA 管脚约束里的电气标准统一改成TMDS_33，并在接收端开启DIFF_TERM TRUE。检查连接器金属外壳与 PCB 地是否充分连接，不要只靠一根细导线接地。如果转接板是两层板，尽量保证 TMDS 差分对的下方是完整的地平面，不要在这里打太多过孔。

5.3 现象：用 DVI-I 转 VGA 能亮，DVI-D 就是黑屏

同一台显示器，用 DVI-I 口加一根转 VGA 线可以正常显示，但换了 DVI-D 数字线后完全没有信号。

原因：信号源根本没有输出数字通道。一些老款设备的 DVI-I 口实际上只实现了模拟通路，数字引脚是空接的。另一种情况是线材内部只焊接了模拟引脚，数字引脚没有导通。

解决方式：先用 EDID 的 0x14 字节确认显示器是否声明数字输入支持。如果 bit7 为 1，再用手头的 DVI-D 线测量连接器第 1、9、17 脚是否有差分信号。没有信号就是源端没有启用数字输出。不要一台设备点不亮就断定线坏了，需要用已知正常的数字源做交叉验证。

5.4 现象：换一根短的高质量线，花屏反而更严重

线缆从 5 米换成了 1 米，理论上信号质量应该更好，结果画面却开始闪烁或出现大量噪点。

原因：短线的衰减更小，信号到了接收端会有更大的过冲和振铃。如果发送端驱动器的源端串阻没有匹配，反射会在短线上来回弹射，导致接收端采样到的电平不稳定。线越长，线损反而把边缘速率压了下来，所以短线上翻车并不罕见。

解决方式：在 FPGA 输出端串接 22Ω 到 33Ω 的源端电阻，然后根据示波器观察到的过冲量调整阻值。不要一开始就把电阻省掉，直接让 TMDS 缓冲器驱动长距离传输线。对固定产品来说，源端阻抗匹配属于硬件设计的一部分，不应该依赖线材规格去碰运气。

5.5 现象：拔插之后分辨率不刷新，始终停留在第一次的 EDID

设备第一次上电时识别到的分辨率是正确的，但拔掉再插其他显示器，分辨率还是原来的，完全没有变化。

原因：HPD 引脚没有执行完整的低电平脉冲。主机端判断热插拔的依据，是 HPD 在被拉高前出现至少 100 ms 的低电平。很多简易转接板直接把 HPD 接到了电源上，根本没有低脉冲产生，主机自然认为没有任何插拔事件。

解决方式：在协议逻辑中，用 GPIO 控制 HPD 引脚。检测到电缆插入后，先拉低 HPD，延时 120 ms 再拉高。然后观察 Linux 内核日志里是否有 DRM 重新探测 EDID 的信息。如果没有，再检查 GPIO 电平驱动能力是否足够，HPD 引脚上有上拉电阻时，GPIO 低电平必须能压到 0.8 V 以下。

6. 拿到 DVI 1.0 协议文档之后，养成这三个验证习惯

文档本身不会直接帮你点亮屏幕，但它能帮你避免在错误的方向上浪费时间。我自己的习惯是拿到任何一份接口协议之后，先做三件固定的事，DVI 1.0 中文版也不例外。

第一个习惯：在写 FPGA 代码之前，先把时序参数整理成一张表。分辨率、行前肩、同步脉宽、后肩、极性、像素时钟，全部填进去。这张表直接对照 EDID 的详细时序描述，而不是凭记忆写。DVI 的时序参数不像 USB 那样中途还要做协议协商，它完全是 EDID 说了算，你看错一个极性就可能换来一晚上的黑屏。

第二个习惯：示波器到了以后，第一件事不是看数据通道，而是看时钟通道。TMDS 时钟差分对的频率应该精确等于像素时钟，例如 1080p60 就应该是 148.5 MHz。如果时钟频率不对，后面所有解码都没有意义。时钟正常后，再看数据通道的差分摆幅是否接近协议文档给出的典型值，最后看 DE 波形是否与行场同步对齐。这个顺序能帮你把“信号有没有”和“时序对不对”分开定位。

第三个习惯：把 HPD 作为每次联调测试的必测项。连续拔插 10 次，每次都要确认主机端重新读取了 EDID 并且分辨率正确。很多转接板第一次能亮，第二次就不亮，基本是 HPD 时序没有按协议里的 100 ms 低电平要求实现。这个测试成本很低，但能过滤掉 9 成以上的兼容性问题。

我之前在某模拟项目 X 的 DVI 转接板上栽过一次，症状是“十次拔插九次黑屏”，查了一周硬是没有找到破绽。最后用示波器挂住 HPD 引脚连续拔插，才发现转接板拉低 HPD 的时间只有十几毫秒，主机根本来不及响应。翻出 DVI 1.0 协议文档里的时序表格，把延时改成 120 ms 后，问题直接消失。协议文档平时不显眼，但真到排障的时候，它才是唯一的裁判。希望这篇笔记能帮你少走一段弯路。

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