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1. 双环“竞争”设计的来龙去脉：为什么绕开传统的电压电流串级结构

接手全桥LLC谐振变换器这个项目时，我最初的想法和大多数同行一样：外环稳压，内环限流，标准的电压电流串级结构。但当我真正把控制对象的小信号模型搭出来之后才发现，这条路在LLC上走不通。谐振变换器的控制量是开关频率，无论是输出电压还是输出电流，都是频率的非线性函数。你没法像BUCK那样把电流内环做成宽带线性子系统，再让电压环在外面安心地“发号施令”。

串级结构要求内环比外环快很多，但LLC的电流环在轻载和满载两种工况下，控制到输出的增益与相位特性差异极大。如果内环带宽提得太高，谐振腔在开关频率附近的相位滞后会让内环先不稳定；如果内环带宽压得太低，外环又等不起，动态响应一塌糊涂。说白了，LLC的被控对象随工作点移动得太厉害，串级的“分工”逻辑很难成立。

于是我把思路调转，做成了两条完全独立的环路：一条电压环，一条电流环，它们各自采样、各自补偿、各自算出一个自己认为合适的开关频率指令。真正的“仲裁”发生在最后一步——两个频率指令同时送到一个竞争决策单元，由它挑出能让变换器更安全的那一个作为最终输出。

1.1 单电压环在过载工况下的短板

只保留电压环的LLC，在额定负载附近工作得很好，精度高、纹波小、动态也说得过去。但一旦出现输出短路、容性负载开机瞬间充电、或者后级异常拉载，电压环的反应链条就太长了：输出电压先掉下去，环路才意识到“掉压了”，再拼命把频率往下拉、把增益往上抬。问题是LLC往低频率走，增益上升的同时阻抗也往容性区靠近，很容易就撞进硬开关区。我在实验室里见过一次短路实验，电压环PI的反积分把频率直接压到谐振下限，紧接着原边电流畸变、管子发热急剧上升，如果不是过温保护及时动作，那次就要出大问题。

单电压环的另一个短板是开机阶段的浪涌电流。输出电容初始电压为零，电压环天然会让频率向低处走以抬高增益，这时谐振腔和输出电容上的冲击电流可能数倍于额定值。电压环根本来不及压制这种瞬态，因为它唯一能感知到的就是“电压不够”，而“电压不够”恰恰会促使它去做加重过流的事情。

1.2 串级电流内环为什么在LLC上水土不服

有人会说，那我在电压环里面再套一个电流环，让电流环限制峰值不就行了？理论上是这样，实际做起来你会发现：电流内环的反馈量取哪里？取谐振电感电流？它本身就是接近正弦的谐振波形，幅值随频率和负载剧烈变化，拿这个信号做内环控制，需要非常宽的带宽才能“跟住”正弦包络。取输出二极管整流后的电流？它带有严重的高频纹波，采样滤波和环路延时会吃掉你大半的相位裕度。

就算你解决了采样问题，串级结构本质上是把两个环路串在一条信号链路上，内环的闭环传递函数会进入外环的开环增益中。LLC的电压外环穿越频率通常只有几千赫兹，而内环为了不拖累外环，带宽至少要做到外环的五倍以上。在LLC这种对象上，这意味着内环带宽要接近乃至超过谐振频率的1/4，这时的相位储备非常紧张，稍微一点寄生参数或温度漂移就可能让内环振起来。

1.3 并行竞争结构的本质：频率指令的“最小值仲裁”

我最终采用的竞争结构，本质上是两条环路各自独立地“提出主张”，再由一个仲裁逻辑决定听谁的。核心规则很简单：谁给出的频率指令更高，就听谁的。为什么是更高？因为LLC工作在感性区时，频率越高，谐振腔增益越低，输出能力越弱。电压环发现输出电压偏低，会把频率往下调以争取更高增益；电流环发现输出电流超过限制，则会把频率往上调以压低增益。两个环的目标天然相反——一个想“多给”，一个想“少给”。

那么“取两者中较高的频率”就是最稳妥的仲裁：电压不够但电流没超，电压环的主张频率较低，仲裁通过，电流环不干预；电流超了但电压没到，电流环的主张频率较高，仲裁通过，电压环的较低频率被压掉，变换器进入限流状态。这个过程是天然无缝的，两个环之间不需要握手协议，也不需要复杂的模式切换状态机。

我在实现时还加了一点点滞环，避免两个环的输出频率在仲裁边界附近纠缠。具体来说就是比较器带2%左右的门限回差，这样切换动作干脆利落，不会出现两个环交替主导时输出频率小幅度振荡的现象。

2. 全桥LLC谐振腔工作区间与软开关边界

设计竞争控制之前，必须先吃透谐振腔的脾气。全桥LLC的主电路不复杂：原边四个开关管组成全桥，输出一个方波电压到谐振腔；谐振腔由谐振电感Lr、谐振电容Cr和变压器励磁电感Lm组成；副边通过整流二极管和滤波电容输出直流。控制的核心就是改变这个方波的工作频率，从而改变谐振腔的阻抗特性和增益。

2.1 两个谐振频率决定的三段工作区

谐振腔存在两个自然谐振频率。第一个是Lr和Cr的串联谐振频率，记为f_r；第二个是Lr加上Lm再与Cr谐振的频率，记为f_m。这两条频率线把工作区间切成了三段：

f_r以下、f_m以上这段区间是最常用的升压工作区，好处是原边ZVS、副边ZCS，两侧损耗都很小，坏处是增益曲线斜率大，频率稍微一动电压就跟着大幅变化，环路不好伺候。f_r以上则增益平缓，动态相对温和，但副边二极管失去ZCS条件，反向恢复损耗会随频率升高而增大。

2.2 ZVS/ZCS的条件和设计约束

ZVS实现的基本条件是：开关管关断后，谐振腔里的励磁电流能够在一个死区时间内把该开关管的输出结电容充放电完成，让管内体二极管先导通，随后再开设驱动。工程上常用一个简化判据来预估励磁电感上限：Lm的取值要保证死区时间内能完成换流，Lm太大，励磁电流太小，ZVS就做不彻底；Lm太小，励磁电流偏大，原边环流损耗又上去了。一般按满载时励磁电流峰值约为额定谐振电流的1/5到1/3来选取，具体值需要和死区时间、结电容参数反复迭代。

ZCS则是副边二极管关断时电流已自然过零，基本不需要额外控制，只要你把工作点放在f_m到f_r之间，副边就天然满足。这也是为什么功率级设计时倾向于让额定工况落在f_r附近或略低于f_r，要让效率和可靠性同时兼得。

2.3 增益曲线的实际解读

设计时我会画一张以品质因数Q为参变量、横轴是归一化频率f/f_r、纵轴是增益M的曲线族。这张图直接决定了控制策略的极限：频率不能无限往下压，因为增益曲线在f_m附近出现峰值之后会掉头向下，一旦越过峰值就进入容性区，ZVS立刻失效、开关管应力飙升。所以工程上必须给最低频率设一个硬钳位，不能靠环路自觉。

我在这个项目里给最低频率留了15%的裕量，也就是把f_min定在1.15倍理论峰值频率之上。这么做是为了覆盖器件容差、温度漂移和谐振电容老化这些实际因素。经验是：理论算出来的f_m只能当参考，样机实测的容性边界往往比理论值高几个百分点，因为变压器寄生电容和PCB走线寄生电感都会把峰值点向右推。

3. 竞争控制逻辑的工程实现：从指令仲裁到防积分饱和

说回控制。整个竞争控制在数字控制器里实现，采样频率和PWM更新频率对齐，一个开关周期更新一次频率指令。这样做的好处是延迟固定、时序干净，缺点是环路带宽天然被限制在开关频率的几分之一以内，对补偿器的设计提出了更严格的要求。

3.1 总体架构与信号链路

信号链路分两条走。电压环采样输出直流电压，经过分压电阻和隔离运放送入控制器的ADC；电流环采样输出侧电流，我用的是副边直流母线上的分流电阻配上专用电流放大器，这样做延迟比电流互感器小，带宽也够。两路信号各自经过一阶低通滤波，滤除开关纹波，然后进入各自的PI补偿器。

补偿器的输出就是频率指令，但要注意极性处理。我习惯把PI定义为“误差为正说明实际值低于目标值”，这时候输出电压低了，为了升压，频率要降，所以频率指令的变化方向和误差方向相反。把逻辑写成：f_v = f_base - Kp_v·err_v - Ki_v·∫err_v dt，其中f_base是默认工作频率。电流环反过来，误差为正说明电流超了，频率要升，所以是f_i = f_base + Kp_i·err_i + Ki_i·∫err_i dt。两个环的输出都是“频率”这个统一量纲，这为仲裁提供了基础。

3.2 仲裁逻辑、滞环与切换时机

仲裁逻辑在数字控制器里就是一个取最大值操作：f_cmd = max(f_v, f_i)，然后再加上频率上限f_max和下限f_min的钳位，最后把f_cmd映射到PWM周期寄存器的计数值上。实现极其简单，但真正的工程难度在于切换时机和稳定性。

我在实际调试中发现，如果不加滞环，两个环的输出在仲裁点附近可能来回跳动。比如负载恰好卡在限流点边缘，电流环输出频率比电压环高一点点，下一秒因为电压被压低又低回来，两个环的频率指令在同一个数上互相追逐，最终表现为输出电压和电流同时出现低频抖动。解决办法是给仲裁比较器加一个约2%频率量的滞环带，并且让切换动作具备“记忆性”：一旦电流环主导，只有电压环指令比当前频率低超过滞环量时才允许交还控制权。

3.3 双环状态的保持与抗积分饱和处理

竞争结构里最隐蔽的坑是PI积分饱和。想想看：电压环正常工作时，电流环虽然被仲裁压制，但它的PI积分项还在继续累加。此时电流误差为负（实际电流低于限流值），电流环在拼命往“降低频率”的方向积分。一旦发生短路，电流误差瞬间变为正，而电流环的积分要从一个很大的负值爬回来，限流动作就会明显滞后——这恰好是限流最不能容忍的。

我的处理办法是给两个PI都加上“冻结积分”逻辑：当某一路的输出没有被仲裁选用时，这一路的积分器清零并保持输出等于仲裁后的最终频率指令。这样，当某一环重新获得控制权时，它是从当前实际频率出发开始调节的，而不是从自己残留的饱和状态起步。这套做法牺牲了“两个环同时待命”的理论美感，换来了切换瞬间的平滑和稳定，实测短路保护响应时间从最初的几百微秒压缩到几十微秒，效果立竿见影。

4. 环路参数整定方法与工程数据

环路参数整定这一步，决定竞争控制好不好用。我的做法分三个阶段：先建模，再扫频，最后在样机上微调。数字控制器的好处是补偿器系数可以随时改，这让我能大胆地在真实硬件上验证边界工况。

4.1 被控对象建模与扫频实测

建模阶段，我先把谐振腔的增益函数写成归一化频率和品质因数的表达式，再和整流器、输出滤波器一起折算到小信号域。这一步不需要特别精确，目的是拿到一个合理的初始补偿参数。真正的硬通货是实测：用频率响应分析仪给电压环注入扰动，在额定负载下扫出控制到输出的Bode图，然后在半载、轻载、满载、1.2倍过载四种工况下重复扫描。

数据出来之后你会看到，LLC的增益曲线在不同负载下差别非常大。满载时峰值增益高，轻载时曲线变得平坦，这直接导致相同补偿参数下的穿越频率和相位裕度在不同负载下变化明显。我最后采用的折中方案是：让满载工况的穿越频率落在设计目标的低端，保证轻载工况不至于穿越频率过高而引入过多开关噪声。

4.2 电压环和电流环的带宽与相位裕度分配

对于这个全桥LLC，额定开关频率在100 kHz附近，我把电压环的穿越频率设计在约5 kHz，相位裕度做到50度以上；电流环的穿越频率设计在约8 kHz，相位裕度做到45度以上。电流环比电压环快，是为了让限流响应优先于电压调节，这正好符合“竞争”执行的预期：过流时电流环能抢先抬起频率、压低增益。

补偿器我全部用的PI结构，LLC的增益曲线在中频段相对平滑，PI足够用。比例项负责拉穿越频率，积分项负责压稳态误差。需要注意积分零点位置，我会把PI零点放在穿越频率的1/5附近，这样相位提升效果最明显，又不至于把中频段相位拖下来。

4.3 软启动时序与限频钳位

开机阶段是竞争控制最需要小心的地方。我的做法是：开机时直接把频率指令钳位在f_max，也就是最高频率，此时谐振腔增益最低、输出能力最弱。然后按预设斜率让频率上限逐渐下降，随着输出电容充电、电压慢慢建立，电压环才开始真正参与调节。

软启动的斜率要和负载类型匹配。如果是纯电阻负载，几毫秒的斜坡就够；如果负载本身就是容性或者恒功率电子负载，斜坡要放慢到几十毫秒，否则电压环和电流环会同时在启动阶段被拉到极限，竞争仲裁反复翻转，表现为“打嗝”式的断续输出。我最终用的参数是20毫秒从f_max扫到额定工作频率，实验证明在所有负载工况下都能平滑启动，最大冲击电流控制在额定值的1.2倍以内。

限频钳位同样重要，f_min的钳位是保命的，前文已经说过；f_max的钳位则决定了轻载和待机时的最低功耗。频率太高的后果是驱动损耗和磁性元件损耗上升，所以f_max我设在1.5倍f_r，兼顾了待机损耗和失控保护。

5. 仿真与样机试验的关键波形解读

这个项目我做了两轮验证：第一轮在仿真环境里搭模型，第二轮上样机实测。仿真阶段能快速验证竞争仲裁逻辑的正确性，样机阶段则暴露了所有仿真里看不到的寄生参数问题。

5.1 满载稳态的软开关确认

满载稳态下，最值得关注的波形是开关管的漏源电压和栅极驱动信号。我逐管检查了ZVS是否成立：正常应该在漏源电压已经完全下降到接近零的时候，栅极驱动才拉高。如果驱动来临时漏源电压还有明显台阶，说明ZVS没做彻底，效率会下降几个百分点，EMI也会变差。

实测下来，额定满载时四个管子都能在死区内完成换流，漏源电压在驱动上升沿到来之前已经归零。副边二极管的阳极电压波形也能看到反向恢复尖峰非常小，这和理论预期一致——工作点在f_r附近略低，副边接近ZCS条件。

5.2 动态响应：阶跃负载下的电压跌落

负载阶跃测试我习惯做两个方向：满载突加和满载突卸。突加负载瞬间，输出电压会先跌下去再被电压环拉回来。这个跌落的深度和恢复时间直接反映环路带宽和相位裕度。实测突加50%额定负载，输出电压跌落约2.5%，恢复时间约600微秒，没有观察到振荡和超调。

这个结果比我最初只用电压环时好得多。原因在于竞争结构里电流环并非完全闲着，负载突加瞬间电流冲高，电流环迅速介入抬升频率、限制增益，反而帮助电压环避免了过大的下冲。说白了，竞争控制不只是保护，它还顺手改善了动态响应。

5.3 短路与过流工况下的竞争切换过程

真正检验竞争控制的是短路实验。我做了输出端子直接短路的极端测试，观察整个过程的电流波形和频率指令变化。短路瞬间，电流环的误差瞬间拉满，积分项从冻结状态被激活，但由于积分保持逻辑的存在，它从当前频率点出发迅速抬高频率，PWM频率在大约40微秒内被顶到接近f_max。

在电流环主导期间，输出电压几乎没有建立，电压环的PI因为积分冻结，输出一直保持在电流环给出的频率值附近。短路移除后，输出电压逐渐回升，当电流回落到限流值以下且电压误差重新成为主要矛盾时，仲裁逻辑在滞环帮助下平滑地把控制权交还给电压环。整个过程异常干净，没有频率突变，也没有电流尖峰。这让我确信双环竞争结构在故障工况下比任何预设的固定状态机都要可靠。

6. 说明文档的编写要点与交付清单

项目名里明确带了“带说明文档”，这块我单独展开说说。很多工程师重设计、轻文档，但竞争控制这种逻辑，过了半年自己看代码都容易懵，更别提交接给下一个同事。文档写得好不好，直接决定项目能不能被复现和持续维护。

6.1 控制策略说明文档怎么写

我交出去的控制策略文档包含四部分：控制结构说明、仲裁逻辑说明、切换时序说明、异常处理说明。控制结构部分画清楚信号流，标明每个环节的采样点、滤波参数、补偿器形式；仲裁逻辑部分写明比较规则、滞环宽度、冻结条件和移交条件；切换时序部分用时间图说明软启动、短路、恢复三个典型过程的频率指令变化路径；异常处理部分列出过压、过流、过温、频率钳位触发后的具体动作。

文档里我最重视的是“设计意图”的表述。比如“为什么电流环的穿越频率是8kHz而不是15kHz”，要写明那是为了保证切换时相位充足、避免噪声误触发。这样的注释能让后来者理解参数背后的取舍，而不是机械地抄数值。

6.2 测试记录表与问题排查索引

文档包的另一个重要部分是测试记录。我按工况分类，每个工况记录输出电压、输出电流、工作频率、管子温升、效率、关键波形截图的索引。测试记录不是为了应付评审，而是为了后续排障：当现场出现某个异常现象时，你能快速对照“这个工况下正常波形长什么样”，缩小排查范围。

问题排查索引是踩完坑以后补的。我把调试过程中遇到的现象、原因分析和解决措施列成表，格式很简单：现象描述、复现条件、根因、处理办法。这个表对后来者价值极大，甚至比原理图更有指导意义。实测中几个典型的坑，比如启动过程“打嗝”、轻载频率抖动、限流切入时电压过冲，都被我记录在里面，后续新项目直接复用这套排查经验。

6.3 交付物清单的建议

一个完整的说明文档包，我建议至少包含：需求规格说明、谐振腔设计计算书、控制策略设计说明、软件模块说明（含关键代码逻辑伪码）、仿真报告、样机测试报告、BOM和原理图说明、故障排查索引。这八样东西齐了，任何一个有电力电子基础的工程师都能独立接手这个项目。

7. 调试中的高频坑与个人经验总结

最后聊聊调试阶段踩过的坑。这部分内容不在设计文档里，但比设计文档更值钱。

7.1 容性区间的“炸管”风险

最大的坑毫无疑问是频率下探到容性区。有一次我为了验证低输入电压下的满载输出能力，把f_min钳位往下调了10%，仿真里一切正常，但样机上满载运行不到五分钟，原边开关管的温升速度明显不对劲，关断时电流波形出现毛刺——这就是已经半只脚踩进容性区了。后来我把f_min钳位恢复到位，再配合低温环境下实测容性边界，才彻底解决。

我的经验是：容性区间的判断不能只靠波形，还要结合效率曲线。效率突然掉头向下，加上原边电流波形在开关管关断沿出现异常的“拖尾”，基本可以判定ZVS失效。这时候先别怀疑器件质量问题，先查频率钳位和工作点。

7.2 竞争切换点附近的振荡

第二坑是竞争切换点附近的振荡。一开始我在纯阻性负载上调好的参数，接到电子负载上发现有严重的低频脉动，频率大约几百赫兹，输出电压起伏肉眼可见。排查了大半天，最后定位到电子负载本身在限流点附近有非线性，导致电流环指令在仲裁边界附近来回跳跃。

解决办法分两层：一层是我前面说的滞环，另一层是给电流环的指令变化率加了限制。数字控制器里做一个简单的频率指令斜率限制器，电流环输出变化速率不能超过每秒一定kHz的量，这相当于给竞争仲裁加了个阻尼。两层措施加起来，切换振荡再没有出现过。

7.3 其他值得注意的细节

采样滤波的参数选择要非常克制。电流环的采样滤波时间常数我一开始取得偏大，结果限流响应变慢，短路瞬间冲击电流超标。后来把滤波时间常数压到1微秒以内，同时依赖ADC的多次过采样做平均，既保住了信噪比，又没牺牲响应速度。

还有一个细节是数字控制器的频率分辨率。计算频率指令到PWM周期寄存器时，如果分辨率不够，会在轻载时出现周期跳动，进而引起可听见的噪声。我把PWM计数器的时钟提高到足够高，让频率分辨率在100kHz工作点附近达到几十Hz级别，这个问题就消失了。

做完这个项目，我最大的体会是：LLC这种拓扑天生是“软特性”，它不像BUCK那样有一个清晰的线性占空比控制规律。控制它的最好方式不是强行把环路做成一个严密的串级系统，而是让两个功能目标各自独立发声，再由一个简单的仲裁规则去裁决。这种“让环路说话，用规则裁决”的思路，在谐振变换器这类非线性、强耦合的控制对象上，比传统的模式切换和串级结构都更稳健。后面如果有机会做三相LLC或者更高功率等级的衍生项目，我大概率还会沿用这套竞争控制框架，只需要把谐振腔的建模和仲裁带宽按新工况重新打磨一遍。