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JESD204b IP核配置有很多博主讲的很清楚，但当硬件连接都是不按照标准的204b lane序连接的的时候，如果直接通过XDC约束GTY管脚，会产生报错 ，因为204b phy ip的GTY约束是固定的；

以link=8数据为例子；该怎么约束？

1）先把PHY ip生成后 按照硬件的bank选择配置

2）配置好各自参数之后，后面可以生成综合编译一下；这一步是为了查看PHY的GTY管脚具体是怎么约束到FPGA上的管脚的；例如：

3）根据这个得到表格的前两列；

然后根据第二列的FPGA管脚，和ADC子卡连接的lane得到第四列

4）表格从左向右看；

AD0_DA_P4连接的DAP_i[1]；对应blockdesign上从左向右gt4_rx(物理层204phy IP)连接gt1_rx(数据层204 IP)

注意：硬件设计上尽量满足8条lane在相邻两个bank上；如果不是相邻两个bank则需要建立好几个phy ip;但是通常情况下硬件的ADC0_P0未必和204PHY 的Lane0相连；这个时候可以通过调整204PHY与204 数据IP 之间的映射更改；下面给出具体操作方法：