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CDR
目录
一. CDR要解决的问题

1. CDR的作用
2. CDR参考时钟的作用

二、CDR（Clock and Data Recovery）时钟数据恢复工作原理

1. 环路结构（PLL 型）
2. 鉴相器：环路的核心
3. 模拟CDR的结构和传递函数
4. 三个决定性工程约束

三、CDR的参考时钟

1. CDR 如何 “知道” 恢复时钟的频率
2. 参考时钟（RefClk）的作用
3. 参考时钟的频率是如何影响CDR恢复时钟的频率的

四、总结（非常关键）
五、CDR的应用
参考资料

一. CDR要解决的问题

高速串行接口为节省引脚与通道，不单独传输时钟线，接收端拿不到"什么时候该采样"的信息。
唯一的时序线索藏在数据的跳变沿里：0→1、1→0 的位置隐含了发送端的时钟节拍。

• 采样点必须落在每个比特的中心（眼图张开最大处），此处判决裕量最大、误码率最低。
• 由于信道损耗、时钟漂移、温度变化，采样点会持续偏移，因此恢复过程不能是一次性的，必须是一个持续跟踪的反馈环。

1. CDR的作用

（无 RefClk 的）CDR 在锁定后，本地时钟频率可以跟踪对齐数据流速率（相对频率匹配），但无法获得频率的绝对数值，也无法保证和系统其他时钟对齐。
不知道绝对频率，主要用于恢复数据的边沿，用于相位对齐

2. CDR参考时钟的作用

额外加参考时钟（RefClk），核心是为了快速锁定、稳定频率、系统同步与绝对频率校准
参考时钟用于识别恢复时钟的频率，参考时钟*倍频系数 N=恢复时钟频率

CDR在恢复时钟时，不知道恢复的时钟频率，还要加一个另外的参考时钟，来识别恢复时钟的频率

二、CDR（Clock and Data Recovery）时钟数据恢复工作原理

范围：高速串行链路（SerDes、以太网 PHY、PCIe / USB4 / HDMI、光模块）接收端从数据流中恢复采样时钟的机制。

1. 环路结构（PLL 型）

串行数据 ──► 采样判决器 ──► 鉴相器 PD ──► 环路滤波 LF ──► VCO / DCO
▲ │
└──────────── 恢复时钟（反馈） ◄────────────┘

收敛过程：时钟沿晚于比特中心 → 加快；早于比特中心 → 减慢。反复校正后进入锁定状态，时钟沿稳定停在比特中心。锁定后输出的不只是时钟，还包括重定时（retiming）后的数据，用于消除传输累积的抖动。
恢复时钟接到哪里：采样判决器还是鉴相器？
两者都是。 恢复时钟（通常是多相时钟 I/Q，或半速率时钟）从振荡器/相位插值器扇出，既驱动采样判决器，也直接接入鉴相器。多数实现里这甚至不是一个二选一的问题——采样器和 PD 经常就是同一组锁存器。

要点：鉴相的本质是"时钟相位 ↔ 数据边沿位置"的比较，但比较未必需要时钟以信号形式进入 PD。只要采样发生在时钟的某个相位上，PD 就能从采样结果中反推出时钟相位——在数字架构里，时钟的相位信息是"隐式"进入 PD 的。
工程上的完整链条是：时钟 → 数据锁存 / 边沿锁存 → PD → 环路滤波 → 振荡器或 PI。恢复时钟一般有两路用途：留在环内维持采样相位，以及作为 recovered clock 输出给下游解串器／重定时器。

2. 鉴相器：环路的核心

三点采样的直觉：若跳变沿这次采样与前一位中心取值相同，说明时钟偏早；与当前位中心取值相同，说明偏晚——由此产生单一的"UP / DN"指令。

3. 模拟CDR的结构和传递函数

4. 三个决定性工程约束

（1）跳变密度：连续相同位会"饿死"鉴相器。
数据出现长连 0 或长连 1 时没有边沿，鉴相器无从比对。

• 线路编码保证跳变密度：8b/10b 限制连 0/1 不超过 5 位；64b/66b 生成 66bit 编码块（含 2bit 同步头），仅对 64bit 有效载荷做加扰，同步头不参与加扰。
• 环路滤波器的积分特性在无边沿期间"保持"频率，短暂无跳变不会失锁；过长才会失锁。
  （2）环路带宽：跟踪能力与抖动滤除的取舍。
  
• 抖动频率 低于 f_c：环路跟得上，时钟随抖动一起动，容限很高；
• 抖动频率 高于 f_c：跟不住，容限降到约 0.5 UI（工程经验式 f_3dB ≈ 速率 / 1000，但是高速率下失效，比如112 Gbps → 112 MHz，而 112G PAM4 实际 CDR 带宽仅几 MHz ～ 几十 MHz）。
• 带宽越宽越容易锁定、跟踪频偏快，但会把高频抖动"传"进恢复时钟（抖动容限呈高通特性）；带宽越窄输出越干净，但输入变化快时容易失锁。

（3）速率越高，裕量越小。
100G PAM4 每符号仅几十 ps，且四个电平之间间隔更小，要求 CDR 与均衡（FFE / DFE）、FEC、DSP 定时恢复协同设计。PAM4 常先做串并转换（如 25 GBaud 拆成 4 路并行）降低单路波特率，便于锁相并获得更好的抖动性能。

注释：「容限降到约 0.5 UI」
0.5 UIpp 是「CDR 完全不跟踪时眼图恰好闭合」的理论极限，不是标准要求值。实际标准的抖动容限模板在高频平坦段是 0.1 ~ 0.15 UIpp：

IEEE 802.3ae（10GbE）：高频平坦段 0.05 – 0.15 UIpp
GR-1377 / ITU-T：4 MHz 以上 0.15 UIpp；100G Ethernet 高频底约 0.1 UI
建议改为：「高频段容限趋于平坦，标准模板通常仍要求能容忍约 0.1–0.15 UIpp」。

三、CDR的参考时钟

1. CDR 如何 “知道” 恢复时钟的频率

CDR（时钟数据恢复）本质是一个自适应锁相环（PLL）：
从串行数据的边沿跳变中提取时钟信息（频率 + 相位）。
通过鉴相 / 鉴频，不断调整本地振荡器（VCO/DCO），直到本地时钟频率 ≈ 发送端时钟频率、相位锁定。
锁定后，CDR “知道” 当前恢复时钟的相对频率（与数据速率匹配），但不知道绝对频率值（如 10.3125GHz）。

CDR 能跟踪并锁定恢复时钟的相对频率，但没有绝对频率基准、无法系统同步、锁定慢。加参考时钟，是为了快速锁定、稳定频率、全局同步、绝对校准，是高速串行系统的刚需。

2. 参考时钟（RefClk）的作用

参考时钟（通常是低频、高精度晶振，如 125MHz、156.25MHz）的作用，远不止 “对齐” 或 “识别频率”：

1. 快速锁定与初始频率引导（最核心）
   CDR 仅靠数据边沿锁定，捕获范围窄、锁定慢（尤其长连 0/1、信号质量差时）。
   RefClk 给 CDR 的 PLL 提供初始频率基准，让 VCO 快速接近目标频率，大幅缩短锁定时间。
2. 稳定频率、抑制漂移（长期可靠性）
   恢复时钟依赖数据跳变，无绝对频率基准，易受噪声、链路抖动、温度 / 电压漂移影响。
   RefClk 是稳定的绝对频率源，可校准 CDR 的 VCO，让恢复时钟长期保持精确频率（如 10.3125GHz ± 几十 ppm）。
3. 系统级时钟同步（多通道 / 多芯片）
   单通道 CDR 只能保证本通道数据与恢复时钟对齐，但无法与其他通道、芯片、背板时钟同步。
   所有通道 / 芯片共享同一 RefClk，各自 PLL 倍频到高速率，全局频率一致、相位可控，解决多链路同步问题。
4. 绝对频率识别与配置
   CDR 本身不知道数据速率（如 10G 还是 25G）。
   RefClk 配合配置寄存器，让芯片知道目标速率，CDR 按预设倍频关系（如 RefClk×66=10.3125G）工作，避免锁错频率。
5. 无数据时的时钟保持
   链路断连、无数据跳变时，CDR 会失锁。
   RefClk 可让 PLL维持频率，数据恢复后快速重锁。

3. 参考时钟的频率是如何影响CDR恢复时钟的频率的

我用最直白、工程化的方式给你讲清楚：参考时钟 → 经过 CDR 内部 PLL 倍频 → 直接决定恢复时钟的频率。CDR 恢复出来的时钟，频率精度、长期稳定度，完全由参考时钟决定。

1. 最核心关系：倍频关系
   带参考时钟架构的 CDR 内部集成 PLL（锁相环），结构简化成这样：
   恢复时钟频率 = 参考时钟频率 × 倍频系数 N
   举个真实工程例子：
   参考时钟：156.25 MHz
   倍频系数 N：66
   → 恢复时钟 = 156.25 × 66 = 10.3125 GHz（典型 10G 以太网速率）
   你看：
   CDR 从数据里只抓相位
   真正决定频率多少的，是 Refclk × N

2. 参考时钟怎么 “影响” 恢复时钟？
   ① 频率精度直接传递
   参考时钟是多少 ppm，恢复时钟就是多少 ppm。
   晶振 ±20 ppm → 恢复时钟 ±20 ppm
   晶振差 → 恢复时钟频率就不准
   数据通信必须频率在允许误差内，否则会错包。
   ② 长期漂移完全由参考时钟控制
   CDR 从数据里提取的只是瞬时相位，没有长期记忆。
   温度变
   电压变
   噪声干扰
   VCO 自己会飘，只有 Refclk 能把它拉回正确频率。

③ 决定 CDR 能锁定的 “目标速率”
Refclk 不同，同样的芯片可以跑不同速率：
Refclk=125MHz，N=80 → 10GHz
Refclk=156.25MHz，N=66 → 10.3125GHz
Refclk 是速率配置的基础。

④ 影响捕获范围、锁定速度
参考时钟越干净、越准：
CDR 一开始就知道 “大概频率是多少”
不用盲搜，锁定更快、更稳

四、总结（非常关键）

数据流 → 提供相位信息，用来对齐采样时刻；
参考时钟 RefClk → 提供绝对频率基准，用于引导 VCO 频率、抑制漂移、系统同步；
恢复时钟频率 = RefClk × N；
CDR 本质是特殊 PLL：普通 PLL 鉴相输入是时钟；CDR 鉴相输入是串行数据跳变沿。
参考时钟就是 CDR 的“频率标尺”。如果没有RefClk，CDR缺少目标频率基准，需要更长的时间完成初始锁定。

注意：存在无参考时钟 CDR 拓扑，可以不依赖外部晶振完成锁定。

一句话看懂作用
鉴相器：只看相位 / 边沿，负责对齐数据和时钟。
参考时钟：给 PLL 提供绝对频率基准。
再简化成一句超直白总结
数据管 “对齐”
参考时钟管 “频率”

CDR 核心结构框图（带参考时钟）

两种模式对比

五、CDR的应用

器件：SerDes、Retimer、光模块内的 CDR、DSP 集成的数字 CDR。
接口：10G/25G/100G/400G/800G 以太网、PCIe、USB、HDMI / DisplayPort、SATA、背板互连。
测试：IEEE 802.3、Fibre Channel、OIF-CEI 等标准规定眼图与抖动测试必须使用时钟恢复；当被测件无法输出同步时钟（如光口速率与电口不同步的 400G-DR4/FR4）时，必须用外部 CDR 提取触发时钟。「TDECQ 的测量方法对参考接收机中的 CRU 有带宽规定」，例如环路带宽 10 MHz、滚降 20 dB/dec。

参考资料

CDR学习笔记
https://blog.csdn.net/qq_51148635/article/details/149297216?spm=1001.2101.3001.6650.1&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7EPaidSort-1-149297216-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7EPaidSort-1-149297216-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9&utm_relevant_index=2

拆解一篇CDR设计经典论文
https://blog.csdn.net/weixin_43143223/article/details/147688394?spm=1001.2101.3001.6650.5&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7ERate-5-147688394-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7ERate-5-147688394-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9&utm_relevant_index=6