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一块板子拿到手，第一次插上显示器就花屏或者直接黑屏，这种场景做硬件的人应该都不陌生。HDMI2.1、eDP这类高速视频TX接口，说难其实不算难，但坑的位置非常固定：高速差分信号怎么走、AC耦合电容放哪边、阻抗控制到多少、眼图测出来余量够不够，每一步都有章法可循。这篇文章我就围绕HDMI2.1/eDP TX接口设计里的原理图、PCB、测试和排查这几个核心环节，把我在实际项目中积累的经验完整梳理一遍，给正在做视频输出接口或者准备做相关方案的朋友做个参考。

1. HDMI2.1与eDP TX接口设计的全局认识

1.1 两个接口的定位差异与场景取舍

HDMI2.1和eDP看起来都是视频传输接口，但实际上它们的应用场景差别很大。HDMI2.1面向消费电子外部互联，电视、显示器、功放、游戏机这一整套生态都靠它连接，传输距离相对较长，要过连接器、过线缆，还会遇到不同厂家设备互操作的问题。eDP则是Embedded DisplayPort的简称，主要用在笔记本、一体机、工业平板这类设备内部，连接主板和屏模组，链路非常短，通常不超过十几厘米，环境相对可控。

这个差异直接决定了设计思路。HDMI2.1的TX设计要把更多精力放在共模干扰、ESD防护、过连接器和线缆之后的信号完整性上；eDP的TX设计则更关注短距离高速传输下的阻抗匹配、电源噪声和屏端EDID/DPCD协商的稳定性。很多人一上来就盯着最高速率做设计，这其实是误区。先搞清楚产品形态、传输距离和对端设备的常见情况，再决定设计余量要留多少，这才是接口设计的正确起点。

实际选型时还涉及方案本身的取舍。比如HDMI2.1有TMDS和FRL两种模式，FRL模式最高到48Gbps（4通道每通道12Gbps），而老的TMDS模式最高18Gbps。如果你的产品只需要4K60Hz，那对HDMI2.1的需求其实没那么迫切；如果要做8K60或4K120，就必须保证FRL链路在12Gbps per lane下眼图余量充足。eDP则是1.2、1.4、1.5这几个版本在速率上差别很大，eDP1.4的HBR3每通道8.1Gbps已经能支撑主流4K高刷屏，设计时必须分清芯片实际支持到哪个版本。

1.2 速率与拓扑的关键参数对比

做TX接口设计，首先要把关键速率参数背熟，因为后面所有等长规则、阻抗控制、测试标准都围绕这些数值展开。我整理了一份常用对比，可以直接存下来参考：

注意HDMI2.1在FRL模式下的编码从TMDS的8b/10b改成了16b/18b，相当于把有效带宽做了提升。这意味着TX端不仅要保证物理层信号质量，还要在数字逻辑层正确处理FRL训练序列、通道对齐和FEC。做硬件设计的人如果只盯着模拟部分而忽略FRL训练时序，后面联调时会非常被动。

eDP的拓扑就直观很多，它本质上是把DisplayPort搬到了板内。source端芯片输出差分信号，经过PCB走线直接到屏端T-CON的RX接收端。链路短、设备固定，所以eDP的协商机制比HDMI简单，但正因为距离短，很多设计问题会被放大——比如微小的阻抗不连续在长线上可能只造成一点点反射，在超短链路上反而因为多次反射产生振铃。

2. 原理图设计的硬功夫：差分对、耦合电容与保护器件

2.1 差分阻抗与共模处理

TX接口原理图设计，第一个核心是差分对的端接与阻抗规划。HDMI2.1和eDP在差分阻抗上都要求100Ω，这个100Ω是差模阻抗，跟单端50Ω不是一个概念。PCB设计时通常把单端阻抗控制在50Ω附近，加上合适的线宽线距，让差分阻抗落在100Ω的窗口里。但原理图阶段就要确定是否需要额外的端接电阻，以及这些电阻摆在哪里。

对于HDMI2.1来说，源端芯片内部一般已经集成了端接匹配，原理图上不需要再放并联电阻，强行加反而会因为双端接导致信号幅度下降。eDP的情况也类似，Source端芯片输出阻抗在出厂时已经校准到接近100Ω差分，外部只需要保证路径上不要有大的阻抗突变。真正容易出问题的是共模噪声。HDMI和eDP的差分对内部有共模电感或者共模滤波器的设计选择，但这类器件通常带宽有限，在12Gbps这种速率下插入损耗很可观，不能随便加。

我见过一个量产项目，为了过EMC测试，在HDMI2.1的4对差分线上串了共模电感，结果12Gbps眼图直接闭掉。后来换成带宽超过20GHz的微型共模滤波器，同时调整了PCB上的铺铜间距，才勉强把余量找回来。所以原理图阶段就要想清楚：共模抑制能力是靠器件还是靠PCB对称性来保证？我的经验是，优先靠差分走线的对称和参考平面的完整来保证共模抑制，器件只作为最后的补充手段。

2.2 AC耦合电容的选型与位置

AC耦合电容是TX设计里最容易踩坑的元件之一。HDMI2.1在FRL模式下，源端通常不需要额外放AC耦合电容，因为HDMI的接收端（电视/显示器）默认已经具备耦合处理，源端再加会导致两级耦合串联，低频分量被过度衰减，信号质量反而变差。但eDP不同，VESA规范明确要求在Source端放置AC耦合电容，每根差分线串联一颗，容值范围通常是0.01uF到0.2uF，实际项目里最常用的是0402封装的0.1uF。

选型上要特别注意电容的谐振频率和ESR。高速链路里AC耦合电容应该工作在容性区，避免接近自谐振点。我一般选用X7R或C0G材质，耐压16V或25V就够，重点是寄生电感要小。封装上0402是主流，某些超高速设计甚至用0201来减小stub效应，但0201贴片工艺成本会略高，返修也麻烦，量产时要跟工厂确认能力。

位置同样关键。eDP的AC耦合电容应该尽量靠近Source芯片的输出引脚，这样电容与芯片焊盘之间的stub最短。但不是说越近越好，还要考虑电容两端阻抗连续性。如果电容焊盘比走线宽，就会形成阻抗不连续点，所以很多成熟的layout会把电容区域走线适当收窄，或者采用泪滴过渡。另外同一差分对内两颗耦合电容的位置要尽量对齐，左右镜像对称，否则会给差分信号引入额外的skew。

2.3 ESD保护与接口防护的取舍

HDMI接口因为要频繁插拔，ESD防护是必须考虑的。HDMI2.1的4对高速差分线对ESD器件的电容非常敏感。一颗常规的ESD二极管结电容可能就有0.5pF到1pF，在12Gbps下这个容性负载足以让信号边沿明显变缓，眼图高度和宽度双双缩水。

我的做法是：差分线上的ESD器件选择结电容尽量小于0.2pF的规格，并且放置在连接器引脚附近，让静电泄放路径最短。低速引脚如HDMI的DDC、CEC、HPD，ESD电容要求没那么苛刻，但也要选带低容特性的，避免影响I2C时序。eDP因为是板内连接，一般不需要放很强的ESD器件，但屏线连接器附近还是建议加轻微防护，防止生产组装过程中的静电损伤。

防护和信号质量之间永远需要权衡。曾经有个项目为了追求极致信号完整性，把ESD器件省掉了，结果产线上陆续出现HDMI口损坏的情况，返修率一下子就上去了。后来重新加了低容ESD，虽然眼图余量少了大约2%，但可靠性明显提升。这个取舍要在设计评审时就跟项目组对齐，不能只盯着性能指标，要综合考虑生产和使用环境。

3. PCB Layout的实操细节

3.1 叠层与参考平面规划

TX接口layout的第一步是确认叠层和参考平面。HDMI2.1跑到12Gbps时，信号的上升沿已经接近30ps量级，对应的带宽大约是11.6GHz。这种情况下，差分走线必须有连续、完整的参考平面，任何跨越分割的情况都会造成阻抗突变和回流路径拉长。

建议把HDMI/eDP的差分对放在靠近参考平面的信号层，例如在4层板中放在TOP层，紧邻GND层；在6层以上板中，可以放在跟GND相邻的带状线层，获得更好的屏蔽效果。要注意的是，差分走线下方不要有电源平面的分割缝，尤其是不要跨过不同电压域之间的隔离带。如果实在绕不开分割，至少要保证在分割处增加桥接电容，给回流信号提供一个低阻抗路径。

还要提醒一点，参考平面不一定要是GND，也可以是电源平面，但必须是完整的。用电源平面做参考时，要留意电源平面的噪声。如果开关电源的纹波比较大，会对高速信号造成调制，表现为眼图的抖动分量明显增大。我在做eDP背板时曾经遇到类似问题，后来把差分线调整到以GND为参考，抖动立刻降下来不少。

3.2 等长规则与过孔处理

HDMI2.1的4对差分lane之间虽然没有严格意义上的源同步时钟（FRL模式靠嵌入式时钟恢复），但lane与lane之间的skew仍然要控制。规范里对lane-to-lane skew有一定容忍度，但设计时我们通常给自己定更严的目标。我的经验是：差分对内等长控制在5mil以内，lane与lane之间总长度差控制在100mil以内。eDP因为只有1到4 lane，要求可以略微放宽，但内等长仍然建议5mil以内。

过孔是长度匹配之外最需要注意的点。每一对信号换层时，过孔会引入寄生电容和电感，相当于一个阻抗不连续点。在12Gbps速率下，一个普通的通孔过孔就可能让反射系数明显上升。处理方法是：信号过孔尽量采用背钻或盲埋孔工艺，减少stub；如果只能用通孔，至少保证过孔附近有回流地孔，并且差分对的两个过孔尽量靠近，减小差分模式到共模模式的转换。

实际layout中，我习惯给每对差分信号设置独立的等长组，在布线前就规划好换层位置。不要为了凑长度而把走线拉成奇怪的蛇形，蛇形线的间距要保持在3倍线宽以上，否则相邻线段之间的耦合会抵消等长的意义。

3.3 回流、串扰与电源滤波

高速TX链路最容易忽略的是回流路径设计。HDMI连接器的外壳地、PCB上的GND、Source芯片的GND之间，必须建立完整的回流网络。如果连接器地弹片与主板GND连接不充分，差分信号的返回电流会绕很远，形成一个大环路，对外表现为辐射发射超标，对内表现为共模噪声增大。

串扰控制方面，HDMI2.1的4对差分线之间的间距至少要达到3倍线宽，通常我会遵循3W法则，更稳妥的是5倍线宽。同时要远离其他高速信号和时钟线，尤其是I2S音频时钟或DDR相关的时钟，一旦耦合进去，会在眼图上看到周期性抖动，调试时很难定位。

电源滤波这一块，TX芯片的模拟电源引脚必须独立滤波。常用的LC滤波或磁珠加电容组合就能起到不错的效果。重点是电容要靠近芯片电源引脚放置，并且形成一个低阻抗的电源分配网络。HDMI2.1 Source芯片的功耗峰值很大，尤其是输出不同频率图案时电流突变明显，如果电源响应跟不上，信号幅度就会跟着波动，造成输出眼高不稳定。

4. 调试与测试：眼图、抖动与TX校准

4.1 物理层测试点和眼图测量

TX接口调试，眼图测试是绕不开的环节。HDMI2.1和eDP的物理层一致性测试，本质上都是抓取TX输出信号的眼图，跟模板做比对，同时测量电压摆幅、上升时间、下降时间、抖动等参数。

测试点的选择很有讲究。HDMI的官方测试点通常定义在Source端连接器前的测试点，但实际调试时我更习惯先在Source芯片输出引脚附近测一版，再在连接器处测一版。这两版数据对比就能很清楚地看出PCB通道带来了多少损耗。如果芯片引脚处眼图很好，连接器处眼图劣化明显，说明问题出在PCB走线或连接器选型上。

测试时需要使用高速示波器，带宽至少要达到信号速率的3倍以上，最好到33GHz。探头要用差分探头或者直接通过测试夹具连接，避免探头引入额外负载。测eDP时可以借用DP的测试夹具，HDMI则要用专门的HDMI 2.1 FRL夹具。

有一次我测试HDMI2.1 12Gbps的眼图，发现余量只有1%，怎么调都上不去。后来排查发现示波器探头地线夹得太长，形成了一个寄生电感，导致测出来的信号劣化。换上专用的差分探头并尽量缩短接地路径后，余量立刻恢复到8%。测试方法本身引入的误差有时候比设计问题还大，这一点要特别警惕。

4.2 抖动分离与余量评估

眼图好坏其实是一个综合结果，直接看眼高眼宽虽然直观，但不够深入。更专业的做法是做人眼图的抖动分离，把总抖动（TJ）分解为随机抖动（RJ）和确定性抖动（DJ），其中确定性抖动还可以进一步分为ISI（码间干扰）、周期抖动（PJ）和占空比失真（DCD）。

不同抖动成分对应不同根因，排查方向完全不一样。如果ISI占主导，说明通道损耗大或阻抗不连续，要去查走线、过孔和连接器；如果是周期性抖动，大概率是电源噪声或时钟串扰；如果是DCD，则可能跟TX芯片的驱动配置有关。

TX端de-emphasis或预加重设置也直接影响测试结果。HDMI2.1/eDP的Source芯片通常提供多档预加重配置，目的是补偿后续通道的高频损耗。做调试时，不要一上来就想把预加重开到最大。预加重太强，高频分量被过度放大，远端眼图可能出现过冲，反而降低接收端的可读性。我的方法是先以标称配置测试，再看频率响应预估需要多少补偿，然后逐步调整，每次调整后重新测一遍眼图和抖动。

4.3 TX端的校准思想

说到校准，不少人觉得这是RF或者WiFi领域的事，跟HDMI/eDP关系不大，其实不然。高速数字TX的设计里也存在类似的校准思想，只是名字不一样。HDMI2.1的Source端在训练阶段会做lane速率协商和通道对齐，eDP的Source端同样有DPCD寄存器来配置电压摆幅和预加重等级，这些都是广义上的TX校准。

接触过WiFi测试的朋友都知道，WiFi TX校准通常包含功率校准和频谱边沿校准，目的是让发射信号在满足指标的同时尽量不给邻道造成干扰。高速视频接口做所谓“校准”，我们实际做的往往是这么几件事：第一，用示波器或者BERT测出不同配置下的眼图余量矩阵，挑选最稳妥的一组配置作为量产默认值；第二，在需要长线缆传输的HDMI场景下，结合线缆长度和品质做降级判定，必要时强制工作在更低速率以保证互操作；第三，对eDP的屏端做初始化序列检查，确保Source端训练结果跟屏T-CON的期望一致。

校准的本质是用可控的调整换取系统余量。遇到了解其原理，调试会省去很多来回试错的时间。

5. 常见问题排查与测试用例设计

5.1 点不亮、花屏、闪屏的排查顺序

接口调试中最常见的三个现象就是点不亮、花屏、闪屏。看起来是功能问题，但根因往往在物理层。

点不亮先查链路训练。HDMI2.1的FRL模式在正常显示之前会有一个训练过程，Source和Sink双方要完成速率协商、通道对齐和FEC配置。如果训练失败，系统会退回TMDS模式或者干脆无输出。排查时可以抓取AUX通道或HDMI的热插拔检测引脚时序，确认Sink是否正常响应。eDP的点不亮则优先检查Power Sequence，也就是屏供电、背光使能、DPCD通信之间的时序关系。时序错乱经常导致屏没有任何反应。

花屏多半是信号质量问题，核心排查手段是测眼图。如果眼图余量很紧张，显示浅色或复杂画面时可能出现零星误码，表现出来就是花点或细纹。闪屏则更偏向电源和EMI干扰，比如屏背光驱动带来的周期性噪声耦合到数据通道，或者Source芯片供电波动导致PLL失锁。排查闪屏时别只盯着信号线，用示波器同时监测电源轨和数据信号，往往能直接看到相关性。

分享一个实际案例：某个eDP 4K项目在整机测试时，屏幕偶尔闪一下，频率很低，很难抓到。后来用长时记录示波器捕捉，发现闪屏瞬间Source芯片的1.0V电源有一个约50mV的跌落，而跌落时间点恰好对应GPU负载突增。通过在电源输入端加大电容并调整负载切换斜率，问题彻底消失。高速接口的问题，最终定位到电源上的概率相当高。

5.2 接口测试用例怎么设计

做接口测试时，硬件测试用例设计得好能省很多精力。TX接口的测试用例我通常分成物理层、协议层和互操作层三层来设计。

物理层用例要覆盖每种速率和每个lane的独立测试，比如HDMI2.1就分别测3Gbps、6Gbps、12Gbps等速率点的眼图、抖动、摆幅和上升时间。每个用例还要注明测试夹具、探头型号和测试点位置，保证不同人复测的结果可比。

协议层用例关注训练和协商过程，包括上电时序、热插拔场景、链路训练成功与失败后的行为。HDMI2.1还要测FEC使能和禁用两种情况下的图像质量差异。

互操作层用例则直接接真实设备，电视、显示器、转接器、功放都要覆盖。我的经验是准备一个“杂牌设备清单”，专门用那些便宜的、非主流品牌的设备来测试，这类设备在信号检测上往往更挑剔，更容易暴露TX输出余量不足的问题。

5.3 设计经验与避坑清单

最后把我在HDMI2.1/eDP TX接口设计中踩过的一些坑汇总成一张避坑清单，供大家自查：

关于TX接口设计的个人体会

HDMI2.1和eDP这类高速TX接口设计，说穿了就是一门平衡的功课：速率越高，对通道细节越敏感，越需要从原理图阶段就开始整体规划。我个人的体会是，不要等到板子打样回来才去测眼图，而是要在设计阶段就把阻抗、等长、耦合位置、参考平面这几件事都敲定，同时考虑好测试点怎么留，这样后期调试会顺利很多。

如果你是刚开始接触这类设计，建议先找一块成熟方案的demo板，把芯片寄存器的默认配置、AC耦合电容的具体位置、layout走线方式都研究一遍，再动手做自己的设计。高速电路没有太多玄学，绝大部分问题最终都能落实到阻抗连续、回流完整和电源干净这三个基本点上。只要这个思路贯穿始终，你设计出来的TX接口就能在稳定性和性能之间拿到一个比较好的平衡。