企业官网建设流程全解析

问题
老师，HD6850 这一版后端报面积超限，我们把锅追到 DFT 头上：全芯片几十个 SRAM，要是一对一例化 MBIST controller，BIST 逻辑比一些小容量 SRAM 本体还大，area 直接顶不住。所以规划上 share bus——一个 controller 拖一组 SRAM，mux 分时复用。但对着架构图我越想越不踏实：
第一，share bus 本质是用测试时间换面积，组内 SRAM 只能一个接一个测。那测试时间怎么估？组里挂 8 个 SRAM，跑一遍 March，总时间就是 8 倍吗？32 位和 128 位的 SRAM 能进同一组吗？数据在总线上怎么摆？
第二，function 模式下这些 mux 挂在 SRAM 数据口上，后端担心影响 functional timing，有道理吗？硅上 mux 会不会白多一级逻辑？
第三，万一 fail 了怎么办？以前一对一，miscompare 直接对应某个 SRAM 的某个地址；现在一条总线挂 8 个，出去的数据混在一起，怎么知道坏的是哪个？BISR 还能修吗？repair 熔丝按 SRAM 记还是按组记？
第四，分组有没有讲究？听说同一条 bus 上的 SRAM 要离得近、位宽对齐，不然绕线爆炸。那按物理位置分组还是按规格分组？bus 位宽定 128 还是 256，依据是什么？
第五个最实际：省下来的面积和涨上去的测试时间，这笔账怎么算才不亏？有没有量化判据，什么情况该上 share bus，什么情况老老实实一对一？