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阻抗这个东西，在信号完整性里几乎是天天见、天天谈。前面几篇聊概念、聊反射、聊损耗的时候，已经打过不少交道了，但这篇我想换个角度，完全站在工程项目实操这边来聊：SI9000到底怎么填参数、FPC软板为什么总是控不住阻抗、PCIE那个85欧姆到底是怎么来的、板子回来之后用TDR测到的数字又该怎么解读。

换句话说，这篇适合两类人看。一类是刚接触高速设计、正准备独立搞定一块板子阻抗控制的硬件工程师；另一类是已经做了几年PCB设计，但一直被阻抗公差、软板叠层这些实际问题反复折磨的朋友。文章里没有复杂的场论推导，更多的是我在项目里反复踩过、调过、验证过的东西。把这些串起来，你会发现阻抗从设计到生产再到测试，其实是一条完整的链路，任何一环松了，最终都会在示波器或者TDR波形上现出原形。

1. 特征阻抗和阻抗，先把这个绕不开的概念说清楚

1.1 信号在线上看到的，不是万用表读到的那个数

很多刚接触高频电路的人都会问一个问题：明明我用万用表量一对走线，读数接近0欧姆，为什么SI9000算出来是50欧姆？这两个数到底谁是对的？

其实两个都对，只是说的完全是两回事。万用表量到的是铜走线的直流电阻，铜的电阻率很低，短线、宽线量出来当然接近0。但信号沿着走线传播的时候，情况完全不同。信号前沿每前进一点，都要给这一段导线与参考平面之间形成的寄生电容充电，充电瞬间会产生一个电流，这个电压和电流的比值，就是信号在这一刻感受到的阻抗。如果整条线的线宽、介质厚度、参考层结构完全一致，那么信号在每一处感受到的阻抗都相同，这个恒定值就是特征阻抗。

所以特征阻抗不是让你在线上串联一个电阻，也不等于你站在某个端口用LCR表量到的输入阻抗。它是传输线自身的高频属性，由线宽、介质厚度、介电常数、铜厚这些参数共同决定。这个概念如果不先立住，后面解析SI9000的参数、看TDR波形、调线宽线距，都会觉得隔着一层。

1.2 “阻抗”这个词在不同语境下，指的是不同的东西

日常项目里说“USB要90欧姆差分阻抗”“PCIE要85欧姆差分阻抗”，这里的阻抗其实是指目标特征阻抗。但说到芯片引脚的时候，我们又经常讲输入阻抗、输出阻抗、端接阻抗，那就是站在端口看进去的等效阻抗，可能是电阻、电容、电感的组合，还会随频率变化。

频域里还有另一套玩法。做射频测试的人用VNA直接测S参数、Z参数，做电化学的人搞交流阻抗谱，把阻抗画在奈奎斯特图或者波特图里，观察电池或者材料内部的过程。再比如有人用COMSOL算BAW谐振器，导出来的通常是导纳曲线，要通过Z=1/Y换算成阻抗曲线，才能在史密斯图上看清楚谐振点附近的阻抗轨迹。这套复数域的换算逻辑在不同工程领域是通用的，但物理含义各有各的场景。

我提这些是想提醒一件事：搜“阻抗”会搜出一堆跨领域的内容，比如音频音箱标4欧姆、8欧姆，那是指扬声器在某个频率下的交流阻抗，跟信号完整性里的特征阻抗完全不是一个体系。做设计的时候，先搞清楚当前讨论的是特征阻抗、端口阻抗、还是某个频点下的复阻抗，能避免很多鸡同鸭讲的争论。

2. 算阻抗前先把叠层玩明白：三个参数决定80%的结果

2.1 介质厚度、介电常数、铜厚，才是阻抗的三大件

SI9000这类软件确实方便，但你喂给它的参数如果一开始就是错的，算出来的结果再精确也没有意义。决定特征阻抗最主要的三个参数，放在任何一本信号完整性书里都绕不开：介质厚度H、介电常数Er、铜厚T。

介质厚度H越大，走线和参考平面之间的距离越远，单位长度上的电容越小，特征阻抗越高。这个可以类比成两个人隔得越远，电荷越不容易互相吸引，信号感受到的“阻力”就变了。介电常数Er越大，介质储存电场能量的能力越强，单位长度电容变大，信号传播速度变慢，特征阻抗反而降低。铜厚T的影响相对小一些，但铜厚会改变导体的截面形状和表面电磁场分布，在微带线结构里铜越厚，阻抗会略微降低。

微带线的特征阻抗有一个经典的近似公式，单位用mil的时候大概是Z0约等于87除以根号下Er加1.41，再乘上ln(5.98H/(0.8W+T))。这个公式精度一般，但用来观察趋势非常直观：H在分子的对数里，H越大阻抗越大；Er在分母的根号里，Er越大阻抗越小；W和T在分母的位置上，线越宽、铜越厚，阻抗越低。把这几个趋势记牢，很多问题不用开软件就能先预判。

2.2 微带线和带状线，先想清楚再进SI9000

SI9000里模型看着很多，但大类就两个：微带线和带状线。微带线走在表层，上面是空气加阻焊，下面一个参考层；带状线埋在介质内部，上下各有一个参考层。选错模型是新手容易犯的错误，直接拿微带走线模型去套内层走线，算出来的阻抗能差好几欧姆。

表层微带线容易受阻焊层和空气湿度影响，阻抗稳定性略差，但好处是走线好出线、好测试，适合大多数单端信号。带状线上下都有参考平面，串扰小、抗干扰能力强，但出线必须打孔换层，成本高，一般用在DDR、PCIE这类对信号质量要求高的场合。

差分线的模型选择更需要留意。如果一对差分线间距很近，彼此之间的耦合会明显改变奇模阻抗，这时候必须用Edge-Coupled相关模型，不能简单地把差分阻抗当两倍单端阻抗来算。大致规律是：差分间距越大，耦合越弱，差分阻抗会向两倍单端阻抗靠拢；间距越小，耦合越强，差分阻抗会明显低于两倍单端阻抗。

3. SI9000阻抗计算实操：两个案例把流程跑通

3.1 模型参数怎么填，用单端微带线走一遍

拿一个比较常见的0.8mm四层板叠层举例。表层微带走线到参考层的成品介质厚度H=4mil，板材Er按4.2，铜厚T1=1.2mil，表层有阻焊覆盖，C1=0.5mil，C2=1.0mil，CEr=3.8，目标单端阻抗50欧姆。

先在SI9000里选择Coated Microstrip 1B模型，把H、Er1、T1、W1、W2、C1、C2都填进去。W1是线底宽度，W2是线顶宽度，由于蚀刻侧壁的存在，顶宽通常比底宽小0.8mil左右。先按W1=5mil、W2=4.2mil代入，跑出来的结果大概是54欧姆，偏高了一点。

把W1调到5.6mil、W2调到4.8mil，再跑一次，基本能落在50欧姆附近。这里要提醒一下，不同板厂实际叠层控制能力不一样，别把5.6mil当成通用值，换了板厂必须按人家的叠层报告重新算。还有一个经验值可以记一下：在类似厚度的微带叠层里，线宽每变化1mil，阻抗大约变化4到6欧姆。用这个做粗调，再用软件精调，效率会高很多。

3.2 差分带状线怎么调线宽和线距

再来一个差分带状线的例子。假设走线在内层，上下参考层之间的介质成品厚度都是4mil，Er=4.2，铜厚1.2mil，目标差分阻抗100欧姆。

SI9000里选择Edge-Coupled Offset Stripline模型，填入H1=4mil、H2=4mil、Er1=Er2=4.2、T1=1.2mil。先按W=3.5mil、S=8mil跑，出来的差分阻抗大概在104到106欧姆，偏高。接下来有两个调整方向。

方向一是减小S，把线距从8mil减到6mil，增强差分对内耦合，差分阻抗会降下来；方向二是加宽W，把线宽从3.5mil加到4mil，也能降低阻抗。工程上怎么选？如果布线空间宽裕，优先动线距，因为差分对的耦合强度会影响共模抑制和抗串扰能力；如果空间紧张，就动线宽。很多板厂阻抗工程师的习惯是固定一个目标线距，然后用线宽去调节最终阻抗，因为线距往往受布线空间约束更大，可调范围有限。

3.3 关于目标阻抗，建议给自己留余量

这里要特别强调一件事：SI9000算出来的50欧姆或者100欧姆，只是叠层目标阻抗，不等于板厂最终交付物的保证值。板厂生产存在正常的蚀刻偏差、压合厚度公差、阻焊厚度波动，尤其是介质厚度，PP片压合后的厚度会随残铜率变化，跟采购原材标称厚度经常对不上。

所以正规流程是：你按目标阻抗把线宽算好发给板厂，板厂工程再用他们的实际叠层参数复核一版，两边对得上才投板。余量留多少？我一般会要求板厂把成品阻抗控制在目标值的正负10%以内，高速接口按正负8%甚至5%提。但能不能做到，要看你选的板材和叠层是否支持，盲目提要求反而容易被板厂退回。

4. FPC软板阻抗控制：给硬板习惯刹个车

4.1 材料差异带来的三个坑

FPC软板的阻抗控制，是我自己踩过坑之后才认真补起来的。它跟硬板的差异主要在三点：材料、工艺、机械结构。

先说材料。FPC基材以聚酰亚胺PI为主，介电常数大概在3.3到3.5之间，比FR4的4.2到4.5低不少。同样线宽、同样介质厚度，FPC上的阻抗会比FR4明显偏高，所以把硬板的线宽经验直接抄过来，大概率翻车。

再说工艺。FPC表层走线上面覆盖的不是阻焊油墨，而是覆盖膜加胶层。覆盖膜一般是PI膜，厚度有12.5um和25um两种，胶层又有自己的介电常数和厚度，等效出来的复合介质跟硬板阻焊差很多。计算的时候要把覆盖膜和胶层当作整体填进模型，不能简单套用硬板的C1/C2。

最后是机械结构。FPC要弯折，弯折区的参考层经常被掏空或者做局部开窗，一旦高速信号下方失去完整参考面，阻抗就完全失控了。补强区也一样，机械上稳定了，但补强胶厚度和粘贴工艺会改变局部介电环境，对信号不敏感的设计可以忽略，对高速链路不能不管。

4.2 FPC阻抗设计的实际操作建议

FPC上做阻抗，我现在的流程是先找板厂要他们成熟量产过的FPC叠层参数，包括PI厚度、胶层厚度、覆盖膜厚度和Er，然后在这个基础上用SI9000按微带线或者带状线的模型重新算。

一般单层板双面走线结构，常见的是顶层走信号、底层做参考铜皮，覆盖膜覆盖在信号面。对于100欧姆差分对，在叠层比较薄的FPC上，线宽和线距经常要设计在3mil/3mil或者3.5mil/4mil这个量级，但具体值必须按实际叠层算，没有万能抄的参数。

另外FPC压合公差比硬板大，PI层厚度浮动经常超过10%。设计时不要卡着阻抗规格的中间值去搞，尽量让计算结果落在中间值偏上一点点，给板厂留下调空间。因为线宽蚀刻偏细在生产里是常态，预留一点余量，成品阻抗不容易超上限。弯折区也有一个很朴素的建议：高速差分线尽量别走弯折区，实在避不开，弯折半径不要小于板厚的10倍，同时弯折处不要打过孔、不要放测试点、不要大面积掏空参考层。

4.3 连接器焊盘和补强区的阻抗过渡

FPC两端要压接连接器，焊盘区通常会比走线宽很多，这个地方必然是阻抗低点。焊盘太宽，特征阻抗一下就掉下来，形成反射。高频应用里，要么把焊盘下方的参考层局部挖掉，要么用渐变走线做过渡，让阻抗从一个值平滑过渡到另一个值，而不是突变。

补强区如果贴在走线正上方，胶层带来的电容效应也会让阻抗下降。这类位置用SI9000很难直接建模，一般靠经验加TDR实测来迭代。有时候FPC样品回来，实测阻抗在连接器附近掉了十几个欧姆，不用奇怪，先查焊盘和补强区的过渡设计，通常都能找到原因。

5. 接口阻抗要求速查：PCIE的85欧姆是怎么来的

5.1 常见接口差分阻抗对照表

下面这张表是我平时做方案时常用的一张速查表，列的是常见接口的差分阻抗目标值。注意这只是行业内的常见参考，真正设计时一定要以所用芯片的参考设计或者协议规范为准：

拿PCIE举例，整个链路的目标阻抗是85欧姆差分，但不同主控芯片对阻抗公差的要求可能不一样，有的在80到90欧姆之间都能接受，有的则要求更严格。所以表里的数字只是起点，不是终点，最终以芯片资料为准。

5.2 为什么PCIE不随大流用100欧姆

PCIE采用85欧姆差分阻抗，经常有人问为什么。公开资料里的说法大致是：PCIE规范从设计之初就定下85欧姆作为系统级参考阻抗，配合PCIE的低电压摆幅，85欧姆能让驱动器和接收端在功耗、反射、串扰之间取得更好的折中。差分阻抗不是越高越好，也不是越低越好，它需要跟整个链路的电压电平和噪声预算匹配。

另一个角度是，通信接口的差分阻抗标准往往和线缆、连接器生态绑定。以太网和HDMI用100欧姆，因为有大量100欧姆的双绞线、同轴线缆和连接器；USB和SATA用90欧姆，也跟对应连接器产业有关；PCIE主要是板内互连，板厂做出85欧姆并不难，干脆按85欧姆优化。

其实做设计的时候，纠结为什么是85而不是100没有太大意义，重点是把整条链路的阻抗做到连续。哪怕每一段都算得很完美，只要中间有一个过孔或者焊盘的阻抗掉到60欧姆以下，高速信号照样反射给你看。

5.3 差分阻抗和共模阻抗，差的不只是两个字

差分线在SI9000里填的都是差分模型，但同样一组线宽线距，算出来的差分阻抗和共模阻抗是两套参数。差分阻抗Zdiff约等于2倍的奇模阻抗Zodd，而共模阻抗Zcom约等于偶模阻抗Zeven的一半，具体数值受耦合强度影响。

耦合越强，奇模阻抗降得越多，所以差分阻抗会比两倍单端阻抗明显偏低。这也是为什么差分线不能只看单端阻抗，也不能把差分对拉开很大距离。很多链路里我们除了关心Zdiff，还要关心共模阻抗是否匹配，因为在有共模噪声、或者端接电路设计不当时，共模反射同样会带来抖动和辐射问题。

6. 阻抗测试与排查实录：计算完成只是开始

6.1 TDR测到的阻抗，代表什么意思

板子回来之后，验证阻抗最常用的设备是TDR时域反射计。它发射一个上升沿很陡的阶跃信号，观察沿线各点反射回来的波形。反射系数等于(Z_line减去Z_ref)除以(Z_line加上Z_ref)，如果某个位置阻抗高于参考阻抗，反射波形上跳；低于参考阻抗，反射波形下跳。

举个例子，TDR参考阻抗是50欧姆，在某个焊盘位置读到的反射系数是正0.1，那么这个位置的阻抗就是50乘以1.1除以0.9，约等于61.1欧姆。对很多高速标准来说，这已经是一个很明显的不连续点了。

看TDR波形时有个容易误判的地方：焊盘、过孔、连接器引脚本身也是阻抗不连续点，TDR会把它们统统显示出来。所以测试点怎么选、探针接地怎么处理、取平均多少次，都会影响结果。我一般会把TDR的上升时间设置成跟被测信号的边沿差不多或者更快，平均次数开到64次以上，这样既能看到局部不连续，又不至于被噪声淹没。

6.2 算出来的阻抗明明对，实测却偏了，查什么

下面这张排查表，基本就是实际项目里阻抗出问题时，按照出现频率从高到低的排查顺序：

还有一个很常见的坑：计算时把Er填成板材标称值，但板厂实际用的半固化片含胶量不同，成品Er可能差0.2到0.3。别小看这0.2，体现在特征阻抗上可能就有2到3欧姆的偏差。所以投板前让板厂确认Er和介质厚度，比事后排查有用得多。

6.3 小经验：让板厂回签阻抗计算表

最后分享一个我自己的习惯。每次投板前，我都会把SI9000的计算工程和一份简短的叠层说明一起发给板厂，请他们的阻抗工程师按实际叠层复核，并在回复里写明生产采用的目标阻抗值、目标线宽、允许公差。板厂回签了，后面要是阻抗出问题，责任很清晰；要是板厂反馈线宽太细做不了，也能在设计阶段就改掉。

说实话，阻抗这块内容写到这儿，我反而觉得最值钱的不是某个具体公式，而是一整套闭环的流程感。先用理论把概念立住，再用软件基于真实叠层去算，投板前让板厂复核，板子回来后用TDR验证，出了问题按表排查。这套流程坚持下来，几次项目之后你就会发现，很多所谓玄学问题，其实都是流程里某个环节没盯紧。现在我设计FPC和高速硬板，第一件事永远是先要叠层报告，再谈线宽线距。这个习惯帮我省了很多返工的时间，也推荐你试试。