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跟主从JK触发器死磕之前，先聊聊为什么这个实验总翻车

数字电路实验做到主从JK触发器这一节，翻车率往往比前面的与或非门高出好几个量级。原理课上你觉得自己已经把JK触发器吃透了——无非是“J=1、K=1就翻转，J=0、K=0就保持”，可真到了面包板前，要么输出死活不动，要么波形乱跳，要么仿真里跑得好好的、实物一通电全乱套。老实验室里流传一句话：十个来问主从JK触发器的人，八个不是原理没懂，而是根本不知道主从结构有个“一次变化”的怪脾气，剩下两个则是在面包板上把引脚认错了。

这篇文章我想把这几年带实验、自己也反复搭过N次的主从JK触发器测试电路，从头到尾给你捋一遍。内容包括芯片怎么选、74LS76的引脚到底怎么看、面包板连接有哪些铁律、Proteus仿真怎么搭才接近实物，以及一套从真值表反推出来的测试步骤。不管你是正在做数字电路实验的本科生，还是准备考研复试想补实操的考研党，或者只是对Proteus仿真感兴趣想自己搭个电路玩的爱好者，照着我这套流程走一遍，能少走很多弯路。

1. 先弄懂主从JK触发器的“脾气”：所有避坑都从这里开始

1.1 主从结构到底在干什么

主从JK触发器，英文叫Master-Slave JK Flip-Flop，本质上是把两个基本RS锁存器串起来：前面一个叫主触发器，负责在CP高电平期间跟着输入J、K变化；后面一个叫从触发器，在CP下降沿到来时才把主触发器的状态“搬运”到输出端。所以输出Q的变化只发生在时钟下降沿，这一点和边沿触发JK触发器在外观上很像，但内部机制完全不同。

为什么要用这种两级结构？因为单级的JK触发器在CP=1期间，如果J、K信号反复变化，输出可能跟着翻转多次，也就是所谓的“空翻”。主从结构相当于加了一道缓冲：CP高电平时输入先写进“草稿纸”，CP下降沿才正式“提交盖章”。所以实验里你会看到，无论CP高电平期间J、K怎么折腾，Q只在每个下降沿最多变一次。

这个结构对应的特征方程还是那句话：Q(n+1)=J·Q̅(n)+K̅·Q(n)。注意这里的Q̅是Q的反相，方程用的是当前状态Q(n)去计算下一个状态Q(n+1)。真值表大家应该都背过：J=0、K=0保持；J=0、K=1清零；J=1、K=0置位；J=1、K=1翻转。

1.2 一次变化现象：教科书不强调，实验最容易踩的坑

主从JK触发器有一个著名的“一次变化”现象（one's catching problem），教科书上通常只是在讲边沿触发和主从触发区别时一笔带过，但做实验时这玩意儿能坑死一堆人。

现象说简单点就是：在CP=1的整个高电平期间，主触发器只能被输入“捕获”并翻转一次。一旦主触发器翻过去了，即使你在这个高电平里再把J或K改回去，主触发器也不会跟着再翻一次，必须等CP下降到低电平，完成一次输出更新后，下一个CP高电平才重新允许捕获。

举个例子。假设当前Q=0，J=K都接1。照理说JK触发器在J=K=1时应该翻转，所以下一个下降沿之后Q应该变成1。但如果在CP高电平还没结束的时候，你把J从1拉到了0，此时主触发器已经“记住”了置位信号，输出还是会在之后的下降沿变成1，而不是因为你把J拉低而保持0。很多同学在测试时习惯性边看边改输入，看到Q没有立刻变就以为电路坏了，其实是因为没给完整的时钟周期。

这个特性在Proteus仿真里也同样存在，因为仿真模型是按电学行为建的，不是理想门那么单纯。所以测试时要养成一个习惯：先设定好J、K电平，再给一个完整的时钟下降沿，最后观察Q，改输入前先等输出稳定。不要手快。

2. 硬件搭建前的关键准备：芯片选型、引脚图与面包板铁律

2.1 选74LS76还是74LS73，还是干脆用74HC系列

做主从JK触发器实验，市面上最常见的芯片有两颗：74LS76和74LS73。74LS76是双主从JK触发器，内部集成了两个独立的触发器，每个都带异步置位（PRE）和异步清零（CLR）端，下降沿触发。74LS73同样是双主从JK触发器，但只有异步清零端，没有异步置位端。如果实验要求验证置位功能，你就老老实实用74LS76；如果只需要验证清零、保持、翻转，74LS73也够用。

有些同学会问：用74HC112行不行？这是个坑。74HC112虽然是JK触发器，但它是边沿触发，不是主从结构，行为表现和主从结构在“一次变化”上完全不同。如果实验报告上要求写“主从JK触发器”，而你拿边沿触发的芯片硬测，波形会对不上，老师追问起来也很难解释。所以选芯片第一原则是看实验任务书，明确写着“主从”就选76或73。另外要注意，74LS系列是TTL工艺，输入高电平阈值大约2V，输出能驱动几个毫安级别的负载；74HC系列是CMOS工艺，输入阻抗高、功耗低、速度也快，但两者不能随便混用接在同一个节点上，电平标准有差异。

2.2 74LS76引脚图怎么看：三个最容易读错的地方

很多同学拿到芯片直接插面包板，结果插完发现Q输出和输入对不上，回头一看才发现引脚认错了。我以74LS76为例，把一个16脚双列直插封装的功能分配写出来，大家做实验前一定要对着自己的数据手册再核对一遍。

74LS76常见引脚功能：1脚CLR1（低电平有效异步清零）、2脚PRE1（低电平有效异步置位）、3脚CLK1（下降沿触发时钟）、4脚J1、5脚K1、6脚Q1反相输出、7脚Q1同相输出、8脚GND、9脚Q2同相输出、10脚Q2反相输出、11脚K2、12脚J2、13脚CLK2、14脚PRE2、15脚CLR2、16脚VCC。不同厂商生产的74LS76A或74LS76可能会有引脚顺序微调，所以我的建议是：不管记忆里多熟，上电前都要对着数据手册图核对一次，最好打印出来放在实验台上。

这里特别容易读错的三个地方：一是PRE和CLR是低电平有效不是高电平有效，很多人习惯性以为“给高就是置位”，结果把置位脚悬空或者接错电平，导致芯片状态不受控；二是时钟是下降沿触发，不是上升沿，所以示波器上要看的是CLK从高到低的那一刹那；第三是同一个封装里上下两个触发器的编号，Q1、Q2和J/K的对应关系要注意，别把第一组的时钟接到了第二组的时钟上。

2.3 面包板上不允许犯的三个“低级错误”

硬件实验80%的故障都出在面包板连接上，而且往往是看起来最不起眼的地方。

第一，电源和地。接芯片之前，先拿万用表确认面包板上下两排电源轨是通的，再把VCC接到+5V、GND接到0V。如果正负极接反，芯片会发烫，甚至直接烧掉。主从JK触发器对电源还是比较宽容的，TTL工作电压4.75V到5.25V，但你也不能拿3.3V去喂它。

第二，输入引脚绝对不能悬空。J、K、PRE、CLR、CLK这些引脚，如果实验方案里要求固定电平，就得明确接到高或低，而不是什么都不接。TTL芯片悬空输入会被当成高电平，但抗干扰能力极差，手指靠近都可能让输出跳变。不用的置位、清零端要接高电平，不用的J、K可以接低电平或者高电平，但不能悬空。

第三，去耦电容。很多教材会提醒你在芯片VCC和GND之间跨接一个0.1uF陶瓷电容，位置离芯片越近越好。有时候实验现象不稳定、测出来的波形毛刺多，不是电路设计错，而是电源上有高频噪声或者数字电路开关瞬间产生了电源塌陷。加个去耦电容能解决大半问题。同样，如果时钟是通过按钮手动产生的，一定要做消抖，否则一次按下按钮，电气上的抖动会被当成好几个时钟脉冲，输出可能连续翻转多次。

3. Proteus仿真实操：在电脑上把“错误”先犯一遍

3.1 元件放置与环境配置

做仿真不是光为了应付老师截图，而是用最低成本把电路逻辑跑顺。打开Proteus ISIS之后，界面左边工具栏有个“P”字样的元件拾取按钮，点击后搜索“74LS76”或者“7476”，就能找到主从JK触发器模型。有些版本库里只有74LS76A或7476，这是同一类器件的不同代号，放进去用没问题。

放好元件后，还需要放几种基本元器件：VCC和GND电源终端、LOGICSTATE逻辑状态输入、DCLOCK时钟源、LED或LOGICPROBE逻辑探针。VCC和GND在Proteus里不是直接双击就能出来的，要从终端模式（Terminals Mode）里选POWER和GROUND放置。这里有个容易被忽略的地方：仿真电路必须存在明确的GND参考点，否则仿真会报错或者输出异常。

顺便说个和本期实验无关但经常有人搜的问题：proteus仿真声音总开关在哪里。如果你在仿真里放了蜂鸣器、喇叭这类发声元件，仿真运行后听不到声音，通常不是元件问题，而是声音总开关没打开。在Proteus ISIS菜单栏点“System”，然后选择“Set Animation Options”，弹窗里有“Sound”选项，把它勾上。部分版本在仿真运行控制条上也有一个扬声器图标可以直接切换。这个和JK触发器没什么关系，但既然搜到了就顺便放在这里。

3.2 最小测试电路搭建步骤

我习惯先在Proteus里把每个功能模块单独验证一遍，全部通过再搬到面包板。最小测试电路的搭建顺序如下：

第一步，放置74LS76，把VCC接到16脚、GND接到8脚。第二步，放置两个LOGICSTATE作为J和K的输入，分别接到4脚和5脚。第三步，放置一个DCLOCK时钟源，接到3脚CLK1。第四步，放置两个LOGICSTATE作为PRE和CLR的控制输入，分别接到2脚和1脚。注意这两个是高还是低有效——低电平有效，所以正常工作时应该给高电平。第五步，在7脚Q1输出接一个LOGICPROBE逻辑探针，有条件的话再在6脚Q1反相输出接一个，方便对比。

DCLOCK的属性要设置一下：右键点击时钟源，在属性中的Frequency填上合适的频率。如果只是观察LED亮灭，设1Hz到5Hz就够了；如果要连虚拟示波器看波形，可以设到100Hz甚至1kHz。频率太高LED会闪成一片，看不清；频率太低示波器观察窗口又不好调。

接完这些，点击运行，默认状态下如果PRE和CLR都是高电平，J、K都是低电平，则输出应该保持0。把K拉高、J保持低，给一个下降沿，Q应该变成0，也就是清零。把J拉高、K保持低，给一个下降沿，Q应该变成1，也就是置位。J和K同时拉高时，每个下降沿后Q翻转一次。到这里，最小测试电路就通了。

3.3 用虚拟示波器验证时序：如何抓下降沿

LED只能看结果，看不清时序。要真正验证“输出只在下降沿变化”和“一次变化现象”，得用虚拟示波器。Proteus左侧工具栏有虚拟仪器模式，里面可以放置OSCILLOSCOPE（虚拟示波器）。把CLK、J、K、Q四路信号分别连到示波器的A、B、C、D通道上。

运行仿真时，虚拟示波器会展开一个显示窗口。你需要调整时间分度，比如每格50毫秒，这样既能看清高低电平变化，又能看出每个边沿的对齐关系。判断是否“下降沿触发”很简单：把光标停在CLK下降沿的位置，再对比同一点Q的状态变化点，如果Q的跳变正好发生在CLK下降沿，说明触发方式正确。

如果想验证一次变化，就把时钟频率降低到1Hz左右，然后找一个CP高电平的时间窗口，在J、K都接1的前提下，把J从1拉到0，然后再拉回1。你会看到Q没有在这一次高电平里跟着“多翻”，而是在CLK下降沿到来时才从0跳到1。这一步在示波器上看得最清楚：Q的变化点不随J、K的中间变化而移动，只死死盯住下降沿。

有个心理准备：Proteus仿真模型是理想化模型，没有真实的传输延迟、建立保持时间、电源噪声这些，所以你在仿真里看不到毛刺和亚稳态。仿真通过不等于实物一定通过，但仿真如果都过不了，实物大概率更费劲。仿真最大的价值是逼你把逻辑关系理清楚，把线序、真值表、测试步骤先定下来。

4. 从真值表倒推测试步骤：让每一步都有据可依

4.1 异步置位和清位验证：PRE和CLR的优先级

很多同学拿到芯片就想先测J、K逻辑，结果发现输出一直不对。我建议把测试顺序反过来，先测“异步控制端”，也就是PRE和CLR。因为这两个引脚能直接决定Q的输出状态，如果不先验证它们，后面J、K的测试结果很可能被一个未接好电平的PRE或CLR莫名其妙地锁死。

测试方法是：CLK保持任意电平，J、K暂时不管，把CLR接高电平、PRE拉低，理论上Q会立刻变成1。然后把PRE接回高电平，再把CLR拉低，Q应该立刻变成0。注意这里的变化不依赖时钟，所以叫异步置位和异步清零。观察的现象是Q几乎在操作瞬间就变化，而不是等下降沿。

有个细节要特别提醒：PRE和CLR都是低电平有效，也就是“拉低才动作”。正常工作时这两个引脚都应该接高电平，千万别悬空。如果在测试中你把PRE和CLR同时拉低了，那么置位和清零同时竞争，输出状态取决于芯片内部的实际逻辑，不同型号可能结果不一致，所以不要做这种操作，实验中也没有哪个真值表需要同时置位和清零。

4.2 保持、清零、置位：三种简单状态的逐项测试

确认PRE和CLR正常后，就可以把测试焦点放到J、K上了。为了让结果可预期，测试时要保证PRE和CLR都是高电平，也就是让异步端退出控制，把舞台完全交给时钟和J、K。

照着真值表一项项来。第一项保持：J=0、K=0，先给一个下降沿，Q应该维持原状态不变。比如你先前置到1，再给下降沿，Q仍然是1。第二项清零：J=0、K=1，给一个下降沿，Q变成0。第三项置位：J=1、K=0，给一个下降沿，Q变成1。这三项操作时要记住：先设置J、K的静态电平，再给一个时钟下降沿，然后读Q，读完再改下一个状态。不要边改边看，否则容易误判。

我在实验室见过太多同学，在J、K还没接好线的情况下就急着按按钮，结果输出跟真值表完全对不上。其实只要按照这个三拍节奏来——设输入、给时钟、读输出——测试效率会高很多。你也可以把测试结果直接填在预先画好的真值表上，填的过程其实就是排查的过程。

4.3 J=K=1翻转与“一次变化”复现

最后一项是翻转和一次变化。J=1、K=1时，每给一个下降沿，Q翻转一次。这个测试最好配合LED观察，1Hz的时钟下，LED应该一秒亮一秒灭，非常直观。

这个状态下最容易暴露“一次变化”的问题。具体操作是这样的：把J、K都置为高电平，然后让时钟停在低电平。先让Q通过CLR清零变成0，再启动时钟源，此时第一个下降沿到来时Q会从0变成1。关键操作来了：在某个CP高电平还没有结束的时候，快速把J拉低再拉高，保持到下降沿来临。如果这是边沿触发器，这个短暂的J变化不会影响输出，输出在下降沿后仍然是1；而主从结构里，因为主触发器在CP高电平期间已经“捕获”过一次置位信号，这个J拉低不会让主触发器回到清零状态，所以下降沿后Q照样翻到1。换句话说，即使你把J短暂改成0，Q该翻还是会翻。

这个现象一开始会觉得反直觉，但等你真的在示波器上看到Q的变化点只跟着下降沿走，完全不受中间J抖动影响时，你对主从结构的理解就上了一个台阶。这也是实验报告里最有技术含量的图——能截到这一张，老师基本不会为难你。

5. 常见问题与排查技巧实录

5.1 仿真里反复出现的几个坑

Proteus仿真虽然比实物简单，但也不是不会出幺蛾子。最常见的几个坑我按出现频率排一下。

第一，找不到元件。搜索74LS76搜不到，可以试试搜7476、74ALS76、74S76。不同版本的Proteus库覆盖不一样，搜不到不代表电脑坏了。第二，仿真运行后LED不亮或者逻辑探针没反应，先检查有没有放GND终端，有些版本里只放了VCC没放GND，整个电路没有参考地，仿真结果就是乱的。第三，时钟频率设置太高，LED肉眼看不到闪烁，误以为输出没变化，这时候用示波器看波形才靠谱。第四，LOGICSTATE在仿真过程中如果被鼠标误点了，电平会突变，但没有主动改它的人往往会忽略，输出变了半天才反应过来。

还有一个和本实验关系不算大的细节，就是“proteus 仿真声音总开关在哪里”。如果你发现仿真运行正常但就是没声音，去System菜单下的Set Animation Options里找Sound选项，勾选即可。有些版本在仿真运行控制条上有扬声器图标，点一下就能切换。这个坑主要发生在带蜂鸣器、喇叭的仿真项目里，和JK触发器本身没关系，但既然大家都搜，我就放在这里了。

5.2 实物搭建的典型故障：从输出不变到芯片发烫

实物故障比仿真多得多，我挑几个高频场景说。

输出完全不变，是最常见的故障。这时候先不要怀疑芯片坏了，按顺序查：第一步看电源，VCC和GND有没有接反，芯片有没有微微发烫，发烫基本就是电源接反了；第二步看CLK有没有脉冲，用示波器或逻辑探针测时钟引脚，如果探针一直显示低电平，说明时钟根本没进来；第三步看PRE和CLR是不是接对了，如果这两个引脚要么悬空要么接反，输出会被钳在高或低电平，J、K怎么折腾都没用。

输出能变但随机跳变的情况也很常见。先怀疑手按按钮的抖动，如果不加消抖，一个按钮按下去，电气信号会出现几十毫秒的抖动，芯片会把它当成多个时钟脉冲，输出自然连续翻转。解决办法是用RC消抖电路，或者干脆用信号发生器输出一个低频方波当时钟，别用按钮手动打时钟。

还有一种让我印象很深的场景：电路搭建看着完全正常，J、K、CLK都对，但输出就是对不上真值表。最后我发现是一个同学把芯片插歪了，某个引脚没完全插进面包板孔位，导致该引脚悬空。面包板实验里这种“隐性接触不良”很坑人，用万用表测引脚电压是有的，但一拨线又没了。排查这类问题要把芯片拔下来重插，或者换一个面包板区域重新搭。

5.3 排查顺序与仪器使用技巧

如果你对故障没有头绪，我建议严格按照“电源→地→时钟→输入→输出”这个顺序来排查，不要跳步。这个顺序是经过实践检验的，因为电源错了后面全错，时钟错了输出就不动，输入错了输出就乱，输出本身的反而是最后才要怀疑的。

用万用表测电平时，黑表笔夹到GND轨，红表笔去戳芯片引脚。注意TTL高电平一般在2V以上都算1，不是非得5V；低电平在0.8V以下算0。有些同学看到引脚电压是2.5V就怀疑芯片坏了，其实已经属于高电平范围。

如果有示波器，就把探头夹在CLK引脚上，先确认时钟确实有方波。然后探头移到Q输出，给一个下降沿，看Q是否变化。示波器能同时看两路信号时，可以把CLK和Q放在同一屏对比，一眼就能看出是不是下降沿触发。要是没有示波器，数字逻辑探针也能凑合，但探针只能显示当前电平，看不到边沿关系，定位问题的效率低不少。

5.4 问题速查表

最后再分享一个我带实验时经常跟同学说的习惯：真正的高级技巧不是会背诵多少参数，而是动手前先把测试步骤写在纸上。打开实验册，画出真值表，标好“设J/K→等一个下降沿→读Q”这样的流程，再照着做。Proteus仿真跑通了只证明逻辑对了，面包板搭通了才是物理世界认可你的电路。这两步都用好，主从JK触发器这个实验就算真的吃透了。