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做FPGA开发这些年，我越来越觉得“波束形成”是一个很有意思的分水岭：算法工程师眼里，它就是一行矩阵乘加；软件工程师眼里，它是多线程并行计算；而落到我们FPGA工程师手里，它就变成了一堆DSP48、BRAM、时序约束和信号完整性之间的复杂博弈。这篇内容想聊的，就是我从算法模型一步步落到FPGA硬件实现的全过程，包括中间踩过的坑，以及那些文档里从来不会明说的工程经验。不管你是准备入门FPGA数字信号处理，还是已经在做相控阵、雷达、5G毫米波、超声成像相关的波束形成项目，这篇文章应该都能提供一些可复现的参考。

与其说这是一个教程，不如说是我自己的一次复盘。波束形成这个课题，数学本身并不难，难的是从算法到硬件的跨越——那确实是一场艺术之旅。

1. 波束形成的数学本质：相位对齐之外的空间滤波逻辑

1.1 一个最朴素的物理模型：用耳朵理解相位差

理解波束形成，不需要一上来就看那些复杂的矩阵公式。我想先用一个生活场景说清楚。

想象很多人站成一排，你在前面正中间说话。离你最近的两个人，听到的声音先到；离你远的，后到。如果我们要让这排人只“听见”正前方来的声音，很简单：把每个人听到的信号，按照各自距离产生的时延进行补偿，让所有信号在时间上“对齐”，然后叠加。来自正前方的信号会因为同相叠加而增强，来自其他方向的信号由于没有对齐，叠加时相互抵消，幅度自然就小了。

这就是波束形成最原始的思想：对阵列中各通道信号做相位/时延补偿，然后加权求和，等效于在空间中形成一个方向性的“滤波”波束。在相控阵雷达里叫电扫阵列，在5G基站里叫Massive MIMO，在麦克风阵列里叫声源定位和波束定向，本质上都是同一套东西。

落到数学层面，假设一个N元均匀线阵，阵元间距为d，一束平面波以θ角入射。在窄带条件下，相邻阵元之间的相位差为：

[ \Delta\phi = \frac{2\pi d \sin\theta}{\lambda} ]

第n个阵元相对参考阵元的相位可以写成：

[ \phi_n = n \cdot \frac{2\pi d \sin\theta}{\lambda} ]

如果用向量表示所有阵元对某个方向入射信号的相位响应，就是所谓的“阵列流型向量”。我们想“听”某个方向，就把这些相位补偿回去，也就是将每个通道乘上一个与入射相位共轭的复数权值，再做累加。这个复数权值向量，就是波束形成加权向量。

1.2 数字波束形成的核心等式与主瓣宽度

在数字域做波束形成，其实就是实现下面这个式子：

[ y(t) = \sum_{n=0}^{N-1} w_n^* \cdot x_n(t) ]

其中(x_n(t))是第n个通道经过AD采集、数字下变频之后的复基带信号；(w_n)是根据目标方向、窗函数、幅度加权等因素计算出的复权重。这个式子在FPGA里对应的是N个复数乘法器加上一个加法树，结构非常规整。

以16阵元、半波长间距、均匀加权、法向波束为例，波束主瓣的3dB宽度大约为：

[ \theta_{3dB} \approx \frac{0.886\lambda}{N d \cos\theta_0} ]

代入(d=\lambda/2, \theta_0=0^\circ)，结果为：

[ \theta_{3dB} \approx \frac{0.886}{16 \times 0.5} \text{ rad} \approx 0.111 \text{ rad} \approx 6.35^\circ ]

这个结果说明，16个半波长间距的阵元，法线方向的主瓣宽度只有约6.35°。如果要更窄的波束，要么增加阵元数，要么增大阵列孔径。这个简单的计算在项目方案阶段非常有用，很多人在一开始就没有算清楚指标，导致阵列规模选错，后面硬件全部要改。

1.3 窄带假设：算法和硬件的第一个分岔口

算法到硬件的第一个矛盾，就出现在“窄带”两个字上。

窄带系统里，信号包络变化缓慢，可以用相移来近似时延。这也是上式能成立的前提。但是在宽带系统中，比如宽带雷达或者超声成像，一个时延对应不同频率分量有不同的相位变化，简单的固定相移会在偏离中心频率的部分产生波束指向偏差，这叫“孔径渡越效应”。

所以宽带波束形成必须用真时延线，也就是在FPGA里实现可控的延迟。常用的方案包括：抽头延迟线、FIFO级联可编程延迟、或者分数时延滤波器（比如Farrow结构）。Farrow结构的滤波器系数可以用多项式拟合，在FPGA里实现时，每个抽头对应一组乘法器，资源消耗比窄带相移方案大得多。

我自己在实际项目里的体会是：动手写RTL之前，先对信号带宽和载频比做一个判断，确定是窄带相移还是宽带时延架构。这个决策一旦错了，后续返工成本极高，不是改几行代码能解决的。

2. 同样是“乘法加累加”，为什么非得用FPGA扛这活

2.1 波束形成的计算本质：高度并行的乘累加

一个数字波束形成器，核心操作就是N路复数加权求和。N=16时，每输出一个点需要16个复数乘法（每个复数乘法=4个实数乘法+2个实数加法）加上15级加法树。N=64时，这个量直接翻四倍。

问题不在于运算量本身，而在于每路数据都在以同样的速率持续不断地到达，处理必须跟上数据率。以每通道100MSPS采样率、16通道为例，系统每秒要处理的复数乘累加次数是：

[ 16 \times 2 \times 100 \times 10^6 = 3.2 \times 10^9 ]

每秒32亿次复数操作。这个量级如果用串行处理器去做，主频再高也费劲；但FPGA的优势在于，它可以为每一路输入配备一个独立的DSP乘法器，16路同时干活。这就是空间并行 vs 时间并行的本质区别。

2.2 FPGA、DSP、GPU、MCU的选型对比

我在项目初期做过一个选型对比，把当时考虑的几个方向整理成了一个表格：

这里多说一句GPU。很多算法工程师喜欢用GPU做波束形成，原因很简单：写起来快，NumPy/CUDA一把梭。但真实雷达或者基站系统里，前端ADC数据是连续流，GPU的PCIe传输延迟和数据搬运开销很难保证硬实时；同时功耗也不友好。FPGA可以做到从ADC采样到波束输出的端到端延迟只有几百个时钟周期，这是其他平台很难替代的。

2.3 FPGA在波束形成链路中到底承担什么角色

在典型的数字阵列系统里，FPGA处在ADC和DAC之间，承担的角色包括：

• 多通道ADC数据接收与同步：JESD204B接口、LVDS接口、各路数据的时钟域对齐；
• 数字下变频（DDC）：NCO混频、CIC/半带滤波器抽取，把中频信号搬到基带；
• 波束加权与合成：复数乘法器阵列完成加权，加法树完成多通道合成，输出单路或多路波束；
• DAC数据发送：把合成后的波束数据按DAC接口时序送出。

从信号处理结构上看，灰常类似于FPGA图像处理里的卷积运算——一个3x3卷积核在图像上是9个乘法加8个加法，波束形成就是“时间维换成了空间维，权值数量变成阵元数量”。做过FPGA图像处理的人，再上手波束形成会觉得整个流水线思路非常亲切。

3. 从Matlab浮点模型到FPGA定点：这是绕不开的一步

3.1 先算清楚一组真实参数

假设现在有一个16阵元接收阵列，中心频率3.5GHz，阵元间距半波长，中频70MHz，单通道采样率100MSPS，目标波束指向30°。相邻阵元相位差为：

[ \Delta\phi = \frac{2\pi d \sin\theta}{\lambda} = \pi \sin 30^\circ = \frac{\pi}{2} \approx 1.5708 \text{ rad} ]

按16个阵元，第n个阵元需要的相位补偿就是(n \times 1.5708) rad。在FPGA里，相位一般用2的幂次定点表示，比如相位累加器宽度16bit，则一个完整圆周(2\pi)对应65536。1.5708 rad对应的相位字为：

[ 1.5708 \div (2\pi) \times 65536 \approx 16384 ]

这个值和90°对应的相位字正好相同，在代码里可以提前算好各阵元权值，存进ROM或者BRAM，运行时按地址读取。

3.2 定点格式选择：字长、Q格式、溢出

FPGA里没有浮点，所有数据都要用定点数表示。我习惯先用Q格式描述定点小数。对于ADC输入的实信号，经过正交混频后，I/Q两路幅度通常被归一化到[-1, 1)区间，可以用Q1.15格式表示，即1bit符号位+15bit小数位，数值范围-1到0.9999，量化精度为：

[ 2^{-15} \approx 3.05 \times 10^{-5} ]

复数加权值的实部和虚部通常也是[-1, 1)区间的系数，同样用Q1.15。乘积结果两个Q1.15相乘得到Q2.30格式，需要截位回Q1.15。这里有一个容易被忽视的细节：截位方式直接决定了输出信号的信噪比。我一般用“四舍五入+饱和钳位”而非直接“截断”，因为单纯截断会引入直流偏置。在实际RTL里，饱和钳位逻辑也就两三个always块的事，但能显著降低底噪。

16路Q1.15信号累加，理论最大幅度为16，需要用至少5bit整数位来表示。所以累加器位宽建议是1bit符号 + 4bit整数 + 15bit小数 = 20bit。用20bit累加器做完加法树后，再统一截位回输出位宽。如果每个加法器都只保留Q1.15，那最后一级肯定会溢出，信号直接削顶。

3.3 浮点到定点的量化误差验证流程

我在工程实践中的流程是这样的：先在Matlab里搭建一个全浮点的波束形成模型，然后把每个变量逐个替换为定点变量，对比定点模型与浮点模型的输出。对比指标包括：

• 单音信号下的信噪比损失；
• 波束方向图的指向偏差和主瓣宽度变化；
• 对带外干扰的抑制能力变化。

这一步一定要在写RTL之前完成，因为RTL里改位宽的成本远高于Matlab模型。实测下来，16bit相位字引起的波束指向偏差在0.01°量级；真正拉低性能的往往是ADC的通道失配和加权系数的量化误差，而不是相位字长。

4. 核心模块拆解：从ADC同步到NCO混频再到加权加权求和

4.1 多通道ADC同步：波束形成的“命门”

多通道波束形成最隐蔽的坑，就是通道间的采样不同步。如果两个通道之间存在哪怕几十皮秒的采样时间偏差，在中频载波上就会表现为可观的相位误差。以3.5GHz载频为例，50ps的时间偏差对应的相位误差是：

[ 2\pi \times 3.5 \times 10^9 \times 50 \times 10^{-12} \approx 1.1 \text{ rad} ]

这是一个非常大的相位偏差，足以让波束指向完全偏离目标。所以系统设计上，所有ADC必须共享同一个采样时钟源，并且用同步信号复位各ADC内部的PLL和分频器。

到了FPGA内部，每个ADC通道的数据经过不同长度的走线进入FPGA后，也需要在数字域做对齐。最简单的方法是用一个异步FIFO将各路数据都同步到一个统一的处理时钟域，然后向每个通道发送同样的对齐脉冲。在调试阶段，我会给所有通道灌入同一个正弦信号，然后对各通道数据做FFT，观察峰值处的相位是否一致。这个操作能快速定位通道间延迟差异。

4.2 DDS/NCO设计：相位累加器加查找表的常见做法

数字下变频里需要一个本地振荡器，产生正交的(\cos)和(\sin)信号。FPGA里最常用的实现方式是DDS（直接数字频率合成器），核心结构就是一个相位累加器加一个波形查找表。

相位累加器位宽决定频率分辨率。假设系统时钟100MHz，累加器32bit，则频率分辨率为：

[ \Delta f = \frac{100 \times 10^6}{2^{32}} \approx 0.023 \text{ Hz} ]

对这个精度我是足够用的。查找表一般用BRAM实现，存储一个象限的正弦值，然后通过象限映射生成完整正弦和余弦。也可以直接用Xilinx/Intel的DDS IP核，设置输出位宽和SFDR要求，IP核会自动决定查找表深度。但用IP核前要确认一个事：多通道NCO是共享一个DDS还是每个通道独立一个DDS。共享一个DDS时，只需要在混频时把同一路本振数据分发到所有通道，会节省大量BRAM和DSP资源，我强烈建议优先考虑这种结构。

4.3 复数加权与加法树：RTL实现思路

复数乘法本身不难，一个复数乘法可以展开为4个实数乘法和2个实数加法：

![注意：此处表述省略，只关注公式]

假设输入复信号为(I+jQ)，权重为(W_I+jW_Q)，则输出为：

[ I_{out} = I \cdot W_I - Q \cdot W_Q ] [ Q_{out} = I \cdot W_Q + Q \cdot W_I ]

在RTL里，这对应4个乘法器和2个加法器。16路通道，每路一个复乘，总共64个实数乘法器。如果你用的FPGA有200个DSP48，那这还没到瓶颈；但如果阵元数扩大到64，256个复数加权就需要1024个实数乘法器，这时候就必须考虑资源优化。

加法树的结构可以用一个简单的循环展开实现，16路输入，第一级8个加法器，第二级4个，第三级2个，第四级1个，每级之间打一拍。时序收敛的关键在于加法树每一级之间插入流水线寄存器，不要试图在一个时钟周期完成所有累加。

4.4 通道失配校准的必要性

哪怕ADC是同一型号、时钟同源，各通道的幅相响应仍然存在细微差异。我在调试中见过最明显的现象是：无干扰时波束方向图对称，但加上干扰后旁瓣不对称地抬高。这就是通道间幅度不一致导致的。

数字域校准最实用的方法是：在系统初始化阶段，给所有通道灌入一个标准单音信号，测量各个通道相对参考通道的幅度比和相位差，然后把这些校准系数乘到各通道信号上。这个校准系数可以预先算好存在BRAM里，运行时按通道索引读取。别看这个方法朴素，实测能把通道间幅度不一致从5%压到0.5%以内，波束旁瓣电平能改善好几个dB。

5. 硬件实测中的狼狈时刻：三条完整的排查链路

5.1 主瓣指向偏差与相位累加器截位

第一次把波束形成工程烧到板子上，满怀信心地设置波束指向30°，结果实测主瓣指向偏了大约1°。起初怀疑是天线或者射频前端的问题，但逐级排查下来，进入FPGA的每通道ADC数据相位都正确。

最后问题定位在DDS的相位字截位上。我当时用查表法生成正交本振，查找表的输入来自相位累加器的高8位，也就是把32bit相位累加器截断成8bit查表。这个截断引入了严重的相位量化误差，大约为：

[ \delta\phi = \frac{2\pi}{2^8} \approx 0.0245 \text{ rad} ]

换算成角度产生的波束指向误差接近1°，这和实测完全吻合。解决办法是把查找表寻址位宽从8bit提到12bit，同时改用两个象限的ROM再加象限映射，而不是截断相位。修改之后，指向偏差降到0.1°以内。

这个案例给我的教训是：DDS的相位截位位数，最终决定了本振信号的相位噪声水平，进而直接影响波束指向精度。8bit简直是在开玩笑，起码12bit起步，预算够直接上16bit。

5.2 输出周期性杂散：ROM读取地址毛刺

另一个让人抓狂的问题是输出信号中出现了周期性杂散，频谱上在中心频率旁边多出几根明显的谱线。最初怀疑是电源纹波，用示波器看了半天也没找到对应频率的纹波源。

后来我意识到，权值ROM是异步读取的，地址信号在组合逻辑路径上存在竞争冒险，导致ROM输出短暂出现毛刺。这些毛刺被后续寄存器采样后，就变成了周期性的伪信号。解决办法很简单：把ROM的地址寄存器化，用同步读方式替代异步读。修改后杂散直接消失。

在FPGA设计中，异步路径永远是杂散和时序问题的温床。权值表这种低频更新、高频读取的数据，一定要做同步处理。

5.3 邻道干扰抑制变差与通道同步异常

还有一次是实测时发现邻道干扰抑制变差了约6dB。排查了很久，最后发现是ADC链路里有一个通道没有正确收到同步脉冲，导致该通道比其他通道晚了一个采样周期。一个采样周期在中频上的相位偏移足以让波束方向图整体恶化。

定位方法就是在调试软件里读取各通道数据，画到同一张图上，数一下各通道正弦信号的过零点是否对齐。这个问题在仿真里根本看不出来，因为Testbench里所有通道都是理想同步的；只有到了板子上，异步时序、复位释放顺序、时钟树偏斜才会暴露出来。

所以我养成了一个习惯：FPGA工程里所有跨时钟域、跨通道的同步逻辑，一律用同步复位、统一打两拍，绝不用异步复位和门控时钟。这个习惯帮我省掉了大量硬件调试时间。

5.4 固定文件生成与在线调试技巧

开发调试阶段，我一般先用JTAG在线加载bitstream，用Vivado的ILA（Integrated Logic Analyzer）抓内部信号波形。抓波形的关键是先想清楚看哪些信号，别上来就抓几十路数据，ILA的资源有限，而且波形多了反而看不出问题。

所有调试结束后，需要把bitstream转换成可烧写到SPI Flash或QSPI Flash的文件，如MCS/BIN格式，再通过Vivado的硬件管理器烧录，断电重启后工程能自加载。注意，bitstream是SRAM型配置，掉电即失；固化到Flash里的才是真正“上电即跑”的程序。生成固化文件时还要留意Flash型号和连接速率，否则可能出现下载进去但上电加载失败的情况。另外老款的Xilinx Platform Cable USB在Windows 10/11下经常遇到驱动装不上的问题，换了新线缆或者改用板载USB-JTAG后基本解决。

5.5 电源与时钟质量：底噪抬升的隐形元凶

波束形成系统对信号链路的底噪极其敏感，而FPGA的核心电源纹波会通过内部PLL的供电调制到时钟相位上，最终变成ADC采样时钟的抖动，使得整个系统的底噪抬升。

调试中如果发现所有通道的信噪比都无端变差，优先检查FPGA核心供电轨的纹波，特别是高负载率运行时的动态纹波。一个在实验室屡试不爽的办法是：用信号源给阵列灌一个高纯度单音，然后用FPGA内部FFT观测该单音信号的相位噪声。如果相位噪声边带明显增宽，基本上可以定位到是时钟/电源的调制问题，而不是数字代码的问题。

6. 波束形成的“艺术”：在资源、时延与工程风险之间做取舍

6.1 资源不够时的下策：DSP块时分复用

阵元数量一多，DSP资源往往先告急。比如64通道复加权需要256个DSP48，而中端FPGA可能只有200个。这时候我会考虑时分复用乘法器：把8个通道的加权计算放到同一个DSP块里，通过提高工作时钟频率来换取资源。比如ADC数据率100MSPS，FPGA内部工作时钟跑到200MHz，那一块DSP可以在一个采样周期内完成2个通道的复数乘法。这种方法能节省一半以上的DSP资源，代价是：控制逻辑变复杂，时序收敛压力变大，功耗略有上升。

很多时候，方案评审时确定的FPGA型号在中途就被证明资源不够了。我的建议是综合报告里LUT利用率超过65%就要开始警惕，超过75%基本注定会为布线焦头烂额。DSP和BRAM资源也要看实际布局，不能光看百分比。

6.2 FPGA与PCB之间的互动：引脚规划是双向的

FPGA的引脚分配看起来是FPGA工程师说了算，但真正做过大型项目的人都明白，引脚规划必须和PCB布局布线同步进行。高速ADC的数据引脚最好集中在FPGA的同一Bank，采样时钟引脚要靠近接收这些数据的Bank，否则PCB走线会绕很久，带来额外的信号偏移。

同一Bank内尽量使用同一种电平标准，避免混用LVDS和LVCMOS导致参考电压冲突。跨Bank信号要尽量减少，每个Bank的供电、去耦电容位置都必须和PCB布线沟通清楚。我见过一个项目，因为FPGA工程师贪图布局方便，把一路高速ADC数据分散在了两个Bank，结果PCB走线绕了整整一层板，信号质量明显下降，最后只能改板。这种“软硬件互动”的细节，教科书上从来不写，但是决定项目成败。

6.3 留余量本身就是一种设计哲学

波束形成系统从仿真到实测，中间永远有未知数。算法仿真阶段，一切都那么完美；综合实现阶段，开始出现时序违例；板级实测时，又冒出一堆仿真里根本不存在的问题——电源噪声、接地环路、通道串扰、时钟抖动。

我的做法是：每个关键节点都留余量。时序上，时序收敛后尽量再把时钟频率提高5%跑一下看看；资源上，留20%以上的LUT和DSP余量给后续修改；功能上，RTL里尽量做成参数化设计，阵元数、权值位宽、相位字长都定义成Parameter，方便后续调试。参数化设计的代码刚开始写的时候多花一点时间，但后期的维护和调试回报率很高。

波束形成真正难的从来不是公式推导，而是在一片小小的FPGA里，把这些公式一个时钟周期一个时钟周期地“雕刻”出来。

我个人在实际项目里的体会是：Matlab里改一个参数只需要一秒，但在硬件里改一个位宽可能要重跑好几天的布局布线。艺术就在这种约束与想象力的平衡之间。希望这篇从算法到硬件落地的经验之谈，能帮那些正准备入坑或者正在坑里的朋友们少走一些弯路。