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新板子回板，空载调试一切正常，上电、启动、纹波、效率全都没毛病，心里还挺高兴。结果一接电子负载，加到额定电流的三分之一，输出就塌下去了——电压掉、电感啸叫、甚至直接打嗝重启。这是DCDC设计中特别常见的“带载异常”，几乎每个做电源的工程师都遇到过。问题看起来五花八门，但根子上往往就那么几类：输入供不上、环路稳不住、电感饱和了、保护误触发了。这篇按我自己的排查习惯，把这类问题的现象分类、测量手段、根因定位思路和设计端的预防办法整理出来，硬件工程师和电源工程师都可以直接对照参考。

1. 带载异常的现象谱系：先给异常“画像”

排查带载异常最容易犯的错，是一上来就怀疑芯片、怀疑电感、怀疑某个元器件坏了。实际上带载异常从来不是“一种”故障，而是一组现象，每类现象背后的失效机理完全不同。先搞清楚你手上的异常属于哪一型，排查范围能缩小一大半。

1.1 四种最常见的“面孔”

第一类是稳态掉压。设定1.2V输出，空载很稳，加载1A之后变成1.05V，加载越大跌得越多，有时还伴随着启动失败。这类问题优先查输入侧供电能力和电感饱和，输出采样点位置不对也会造成这种假象。

第二类是动态响应劣化。空载或者恒定负载时输出都正常，但负载从0.5A阶跃到2A的瞬间，输出电压先掉下去一大块，然后过冲、振铃，严重时持续振荡几毫秒才恢复。这种多半是环路带宽不够或者相位裕量太低。

第三类是打嗝重启。负载加到一定程度，输出周期性掉到零，然后又重新软启动，指示灯一闪一闪，电流表来回摆。这个时候通常是过流保护、欠压保护或热保护被触发了，但触发的原因可能是真的过流，也可能是误触发。

第四类是啸叫。加载后电感发出“吱吱”声，或者陶瓷电容也跟着响。声音的本质是某个频率的振荡落在了音频范围20Hz到20kHz内。电感啸叫和环路振荡、突发模式、占空比抖动都有关系，不能简单地“点一点胶”了事，得找到声源频率对应的电路行为。

1.2 先别急着拆板子，把测试条件捋一遍

我见过太多“带载异常”最后发现是测试方法的问题。之前有个项目，工程师拿着航空插头转出的两根细长线接电子负载，一加载电压就掉，折腾了整整一天，最后发现是线阻太大。给排查带载异常的读者提几个检查点：

• 电子负载的CC模式动态斜率：如果电子负载设在动态模式，上升沿几微秒内从0拉到满载，很多电源来不及响应，此时观察到的跌落不代表稳态能力不足，得看设计规格对负载瞬态的要求。
• 供电电源的限流设置：桌面直流电源的限流值经常被调到很低的档位，或者旋钮位置不对，一加载就进入恒流状态，电压被拉低，DCDC跟着掉压。排查第一步就是在DCDC输入端用示波器看真实电压。
• 导线的压降：测试线又长又细，1A电流就能在线束上压掉几百毫伏。输入线导致输入电压不足，输出线导致负载端测到虚假跌落。
• 示波器地线夹：地线夹引线本身是电感，开关节点的高频振铃耦合进去会严重干扰波形判断，排查时建议直接把探头的地线弹簧针压在IC的GND引脚上。

2. 从示波器波形反推根因：关键节点与特征对照

带载异常的核心排查手段，就是拿示波器量各个关键节点的波形，根据波形的形状反推电路哪里出了问题。不需要把整个电路所有器件都拆下来量一遍，只需抓住几个信息量最大的节点。

2.1 必须会看的四个节点

排查时我习惯同时抓至少两路波形，一路是SW开关节点作为时基参考，另一路是待测信号。下面这个表是长期实践总结出来的关键节点和对应观察目标：

有条件的话，再加上BOOT引脚对SW的电压（后面案例会重点讲）和反馈引脚电压。每次测量务必记录波形截图，后续换器件做对比时，没有原始波形等于白干。

2.2 波形特征对应的故障方向

波形不会撒谎，它只会把你的注意力带到该去的地方。下面特征对应关系是大致规律，具体电路还要结合上下文判断：

2.3 COT架构和普通电压/电流模式的区别

固定导通时间架构的DCDC，如果没有外部时钟同步，开关频率会随输入输出电压和负载条件改变，这是正常现象。排查带载异常时别一看到频率变了就紧张，先算一下是否符合COT的规律。

COT架构还有个特点：它的稳定依赖输出纹波反馈。如果输出电容ESR很低，反馈到内部的纹波信号不足，会引发次谐波振荡或频率抖动，表现为输出纹波上叠加低频包络，加载后尤其明显。这种问题查环路补偿网络意义不大，得从输出电容选型和纹波注入电路入手。这一条在低ESR陶瓷电容方案中很常见，后面章节再展开。

3. 带载异常的六大潜伏点：原理、判断与处理

这一节按概率从高到低排的，实际排查时也建议按这个顺序来。每一条都写清楚了现象特征、失效原理、判断方法和处理办法，可以直接当排查手册用。

3.1 输入侧供不上电

失效原理：输入电源限流、输入线缆压降、PCB输入走线过细过长、输入电容容值不足，都会导致加载瞬间IC的VIN引脚电压跌落。一旦VIN跌破芯片的最小工作电压或UVLO门限，芯片要么关断，要么占空比开到最大也无法维持输出。

判断方法：示波器探头点在IC的VIN引脚上，加载瞬间看电压跌了多少。如果跌落超过300mV，或者直接跌破UVLO门限，问题就在输入侧。顺带看一下VIN波形上有没有和开关频率同步的锯齿——那是输入电容容量不足或者ESR过高的典型特征。

处理办法：加大输入电容，靠近IC的VIN和GND引脚放置，通常需要一颗1uF到10uF的高频陶瓷电容；加粗输入走线，降低寄生电感；排查电源本身限流值。嵌入式设计中常见的问题是输入走线要穿过连接器或过孔，这些位置最容易成为瓶颈。

3.2 电感饱和与选型余量不足

失效原理：电感峰值电流超过饱和电流后，磁芯进入饱和区，感量急剧下降。感量一掉，电流上升斜率变大，同样的开通时间内电流峰值会冲得更高，形成正反馈，表现出来就是电感电流波形在峰值处异常上翘，严重的直接触发打嗝或者烧管子。

判断方法：用电流探头看电感电流波形。正常工作时，电感电流的上升段是一条比较直的斜坡；饱和时，斜坡末端会突然变陡，形似“耸肩”。有些示波器有math功能，可以把SW波形和电感电流波形放一起对照，看电流峰值出现的时间点。

选型计算：电感峰值电流的估算公式是 Ipk = Iout_max + ΔIL / 2，其中电流纹波 ΔIL ≈ (Vin - Vout) × D / (fsw × L)。算出来的Ipk再乘1.2到1.3的余量系数，才是电感的饱和电流下限。电感饱和电流的标称值通常是在25℃下测的，高温时会下降，耐流余量必须留足。

3.3 环路带宽不够和相位裕量不足

失效原理：电压模式或电流模式的DCDC，环路的穿越频率决定了它对负载变化的响应速度。穿越频率低，环路反应慢，负载阶跃时输出会出现大幅跌落，之后靠积分慢慢拉回来，表现为一个凹坑加缓慢恢复。相位裕量不足时，加载瞬间输出不是单调恢复，而是先振荡几拍才稳定。

判断方法：用电子负载设置一个快速上升沿的负载阶跃，观察输出电压波形的恢复过程。如果跌落幅度远超预期，或者恢复过程有明显振铃，就说明环路需要调整。有条件的用网络分析仪扫Bode图，看穿越频率和相位裕量。

处理办法：调整补偿网络的零点位置，让穿越频率落在开关频率的1/10到1/5区间，同时保证45度以上的相位裕量。COT架构没有传统补偿环路，重点是检查输出电容和纹波注入网络的配合。

3.4 COT架构的纹波反馈不稳定

失效原理：采用陶瓷电容作为输出电容时，ESR很低，输出纹波电压主要由电容充放电决定，形状是三角波。COT架构需要反馈纹波中的ESR分量来构建稳定的滞回窗口，纹波太小或者相位不对时，内部的比较器工作点就会漂移，导致频率抖动、次谐波振荡。

判断方法：关注输出纹波波形是否出现明显的低频包络或频率抖动；或者SW频率在空载和重载之间跳变幅度特别大。如果输出电容用的是大容量MLCC且没有额外纹波注入电路，需要高度怀疑这个问题。

处理办法：采用“电压前馈+纹波注入”的方案，在反馈电阻分压点上串接电阻和电容，人为引入和电感纹波同相的斜坡信号；或者保留一定ESR的钽电容、电解电容与陶瓷电容并联。

3.5 过流保护误触发

失效原理：DCDC的过流保护有逐周期限流、谷值电流限制、恒流模式多种实现方式。限流点设置的余量不足、电流采样网络被噪声干扰、或者采样电阻的RC滤波参数不匹配，都会让电路在还没达到真正过流时提前保护。尤其是采用电感DCR采样时，采样点引入的高频噪声在SW开关瞬间容易造成虚假触发。

判断方法：观察打嗝期间的SW波形，看高边MOS关断时刻是否提前；读取芯片的状态寄存器，看是不是限流标志置位；把负载电流从低到高慢慢加，记录触发保护时的电流值，如果低于规格书标称限流点的80%，基本可以判定误触发。

处理办法：检查电流采样RC网络的参数，确保采样时刻避开了SW振铃区；适当调高限流点阈值；确认电感的DCR温漂是否过大，导致高温下采样电压偏高。

3.6 BOOT自举电容充电不足

失效原理：高边N沟道MOS的栅极驱动电压由BOOT电容提供。每次高边导通时，BOOT电容都要放掉一部分电荷来驱动高边MOS的栅极；在低边续流期间，内部二极管或外部二极管通过BOOT引脚给电容充电。当占空比很高或者开关频率很高时，低边导通时间很短，BOOT电容充不满；重载时栅极电荷需求又比轻载大，BOOT电压下降更明显，高边驱动能力不足，SW上升沿变缓，开关损耗剧增，最终表现为带载掉压。

判断方法：探头接BOOT引脚，地接SW引脚，测BOOT对SW的电压。空载时这个电压应该接近输入电压；重载时如果明显跌落，就是充电速度赶不上消耗速度。

处理办法：增大BOOT电容容值、减小BOOT串联电阻、必要时加外部自举二极管提供更低阻抗的充电路径。这一条在实操中很常见，我在下一章用一个完整案例展开讲。

4. 排查实录：一个2.5A带载掉压案例的完整链路

理论说了一堆，不如看一个真实案例更有感触。这是之前一个低压大电流DCDC项目，5V转3.3V，标称3A输出，COT架构。板子回来空载一切正常，带载加到2A开始掉压，2.5A直接打嗝重启。

4.1 复现现象与初始数据采集

我当时第一件事不是拆板修板，而是完整记录现象。电子负载设置成恒流模式，从0.5A开始逐步往上加，每个点导出输出电压和SW频率：

从数据看，掉压是从2A开始的，说明不是单纯的输入线问题——输入线问题通常在初期就表现出电流越大跌越多。当时SW频率在重载下没有大幅折返，先排除了最小关断时间限制。

4.2 输入侧排查：排除供电瓶颈

用示波器点在IC的VIN引脚上，负载从0A阶跃到2A，VIN跌落大约150mV，还在芯片允许范围内。输入电容贴着IC放，波形上没有高频塌陷的迹象。供电电源用的是一台30V/5A稳压源，限流设置在4A，也不存在电源限流问题。输入侧先画掉。

4.3 电感电流波形：排除饱和

电流探头勾住电感，负载加到2A，观察电感电流波形。电流上升段是漂亮的直线斜坡，峰值大约2.8A，没有出现“耸肩”饱和特征。室温下这个电感的饱和电流标称4.5A，和波形反映的情况一致，电感饱和排除。

4.4 关键一步：BOOT电压露底了

做到这儿，常规的几个嫌疑都排除了，我转而测BOOT对SW的电压波形。空载时BOOT对SW电压稳定在4.9V，接近输入电压。负载加到2A后，情况就变了：低边续流结束前，BOOT对SW电压只有3.6V；高边导通后进一步跌到2.8V。高边MOS的栅极驱动电压不足，导通压降从正常的0.08V增加到0.4V，SW高电平明显低于输入电压。这就是2A掉压的直接原因。

4.5 根因定位：Cboot偏小加Rboot偏大

回头翻原理图，BOOT电容用的是0.1uF，规格书推荐值是1uF，这里已经缩水到十分之一；BOOT串阻为了压开关振铃处理辐射发射问题，从参考设计的10Ω改成了22Ω。这个组合的问题在用物理直觉推一遍就清楚了：

• BOOT电容每次高边导通都要为高边驱动级提供栅极电荷，电荷量固定后，电容越小，电压跌得越狠。用公式 ΔV = Qg / Cboot 粗算，栅极电荷13nC，Cboot为0.1uF时，每次导通掉130mV；换成1uF只掉13mV。
• 缺点还不止于此，BOOT电容充电要经过22Ω串阻。低边续流时间在600kHz、占空比0.66的工况下只有约560ns，而22Ω乘0.1uF的时间常数是2.2us，一个关断周期内根本充不满，电容电压越用越低，直到达到动态平衡。

两个因素叠加，重载下BOOT电压被拉到3V以下，高边MOS半导通，SW高电平拉不上去，环路再怎么努力也无法维持输出。

4.6 修复与验证：同时动C和R

定位准确后修复很简单：把BOOT电容从0.1uF增大到0.22uF，BOOT串阻从22Ω降回10Ω。0.22uF和10Ω的时间常数是2.2us，理论上还是不够一个关断周期充满，但配合上充电电压裕量和电荷需求评估，实测已经足够。

改完后的验证数据：

3A满载也能稳住，打嗝消失，示波器上看SW上升沿明显变陡，高边导通压降恢复到了0.08V的正常水平。后续把板子送到实验室复测辐射发射，10Ω串阻下的表现和22Ω差别并不大，说明当初为了降辐射而牺牲驱动能力其实没必要。

4.7 这个案例给我们的三个教训

第一，BOOT串阻不是越大越好。串阻增大确实能减缓SW上升沿，减小振铃，但代价是高边驱动电压余量被一步步吃掉。遇到带载掉压，别一门心思查功率级，先看BOOT电压。

第二，规格书推荐值不是随便写的。BOOT电容从1uF缩水到0.1uF的时候，相当于只保留了10%的驱动电荷预算，工艺波动和温度影响一来就露馅。

第三，EMI调试和电源稳定性调试要放在一起看。单独压辐射问题的整改措施，很可能引发新的带载问题，每次改完都要重复跑一遍负载阶跃和满载老化测试。

5. 板级设计上防“带载异常”的几个硬功夫

排查经验再多，不如设计阶段把这些坑堵上。以下几条是我在项目评审里反复强调的硬规矩，照着做能避免大部分带载异常。

5.1 电感选型的余量计算

电感的饱和电流不能按“负载最大电流”选，必须按“最大峰值电流”选。完整的计算路径是：

1. 确定最大负载电流 Iout_max
2. 计算电流纹波 ΔIL ≈ (Vin - Vout) × 占空比 / (开关频率 × 电感量)
3. 峰值电流 Ipk = Iout_max + ΔIL / 2
4. 饱和电流 Isat ≥ Ipk × 1.3

1.3倍是底线，不是推荐值。高温环境、瞬态过载、器件批次差异都会侵蚀余量。之前碰到过一个项目，标称3A实际2.8A就打嗝，最后查下来就是电感的饱和电流是3.3A，按公式峰值电流2.9A配1.2倍足够，但高温下电感饱和电流下降了15%，余量瞬间归零。

5.2 输入电容的容值陷阱

陶瓷电容的直流偏压特性经常被忽视。一颗10uF的X5R陶瓷电容，在额定电压下实际有效容量可能只有标称的30%到50%，电压越高衰减越厉害。选输入电容时如果只按标称容值计算，加载后的实际纹波电流承受能力可能严重不足。

建议选输入电容时直接查datasheet的“Capacitance vs DC Bias”曲线，按工作电压对应的实际容值做计算，并且预留50%以上余量，特别推荐0402/0603封装的X7R或X5R，容值余量按2倍以上取。

5.3 反馈采样点与参考地走线

反馈电阻分压点必须从输出电容的负载端采样，走线要细、要短、要远离SW节点和电感。参考地必须单点接到输出电容的地端，而不是功率MOS的地端。功率地在一个开关周期内有很大的电流跳变，如果反馈参考地串进这个路径，采样电压会叠加地弹噪声。轻载时这个噪声是纹波，重载时就会被误判成反馈异常，导致环路工作点漂移。

5.4 BOOT串阻的工程取舍与初算

BOOT串阻这个参数，EMI整改常用，但很多人只知道“串电阻能减缓上升沿”，不知道电阻大了会引发什么连锁反应。

串阻的作用是限制BOOT电容的充电电流，减缓高边MOS栅极驱动电压的上升速度，从而降低SW上升沿的dv/dt，减小辐射发射。代价是延长了开关时间，增大了开关损耗，同时降低了重载下的BOOT电压。实际设计中可以按这个思路初算：

• 先确定栅极电荷Qg、开关频率fsw、高边导通时间Ton、最小关断时间Toff
• BOOT电容的电压跌落 ΔV = Qg / Cboot，建议控制在100mV到200mV以内，可以反推Cboot的下限
• BOOT充电时间常数Rboot × Cboot，至少在Toff内充电到所需电压的90%以上，即 2.3 × Rboot × Cboot ≤ Toff

按经验取Cboot在0.1uF到1uF之间，Rboot在0Ω到10Ω之间通常比较安全。如果为了EMI确实要加大串阻，必须重新核算重载下的BOOT电压余量，最好在满载、高温条件下实测BOOT对SW波形，看高边导通期间电压是否撑得住。

5.5 全工况测试清单

最后分享一份带载验证的自查清单，每一条都对应一种真实的失效模式：

• 负载阶跃测试：0%到50%到100%的阶跃，上升沿尽量陡，观察输出跌落和恢复时间
• 输入电压边界测试：分别在最低输入和最高输入下做满载测试，检查占空比极端情况下BOOT和最小关断时间是否正常
• 高温满载老化：常温正常不代表高温正常，高温下电感饱和电流下降、电容有效容值下降，最容易暴露问题
• 输出长线缆测试：模拟真实负载连接，长线缆的寄生电感会恶化环路稳定性

做这些测试时，电子负载的线缆和采样方式必须统一，前后数据才具备可比性。所有数据记录下来，形成每个项目的电源测试基线，后期遇到问题拿波形对比，判断效率高得多。

带载异常这个问题，表层看是“加不上负载”，深层看其实是系统设计余量的综合检验。把输入、电感、环路、保护、自举这几条链路的设计余量都留足了，很多所谓的神秘故障根本不值得“出现”。