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最近好几个做高速PCB设计的朋友问我，SI9000里那一大堆模型选项到底该怎么选。说实话，这问题我当年也困惑过，软件一打开，界面上一排模型名字，什么Coated Microstrip、Edge-Coupled Offset Stripline，看着都差不多，实际算出来的阻抗却能差出好几个欧姆。尤其现在DDR5、PCIe 5.0这些高速信号对阻抗公差要求越来越严，模型选错了，板子做出来信号完整性直接翻车。这篇我就把SI9000模型选择的完整思路捋一遍，从层叠结构判断到具体参数设置，再到铜箔粗糙度这些容易忽略的细节，全部分享出来。

1. 模型选型第一步：先搞清楚你的走线长在什么环境里

SI9000的模型选错，十有八九不是软件用不明白，而是对PCB层叠结构理解不到位。很多工程师一上来就盯着模型列表看，其实正确顺序应该是先看你的信号走线到底处在什么物理环境中。

1.1 用层叠结构倒推模型类型

判断模型类型只需要回答两个问题：信号线在哪个层？参考平面在哪几层？

第一个问题决定你是选表面微带线（Microstrip）还是带状线（Stripline）的大类。信号线走在外层（Top层或Bottom层），那就是微带线；信号线走在内层（被上下两个平面夹住），那就是带状线。

第二个问题决定你是否需要选带参考平面的耦合模型。如果信号线正下方紧邻一层完整的地平面，那就是标准的微带线或带状线模型；如果走线一侧的参考平面被掏空了，或者跨分割了，SI9000算得再准也白搭，因为模型前提已经不成立了。

还有一个容易混淆的：嵌入式微带线（Embedded Microstrip）。这种结构是信号线在外层，但表面覆盖了阻焊油墨，或者信号线在次外层，上面还有介质层和平面层。很多工程师会把外层走线直接当成普通微带线算，忽略了阻焊层对阻抗的影响。

1.2 SI9000界面里每类模型的适用位置

我按SI9000的模型列表，结合常见层叠场景，整理了一个对应关系表：

这个表不是我凭空编的，每一项都对应着实际的物理层叠。你只要拿着叠层图对照一下，基本就能锁定该用哪个大类的模型。

2. 五大高频模型逐一拆解：结构特征与参数填写要点

选定大类后，真正决定计算准确度的是参数填写。我用实际项目经验把这五个最常用的模型逐个过一遍，指出每个模型的填写要点和坑。

2.1 Coated Microstrip与Uncoated Microstrip的阻焊层玄机

表面微带线模型有个不算新但很多人不知道的细节：阻焊层到底算不算进去。

Coated Microstrip模型里专门有W1、W2（走线底部宽度、顶部宽度）和T1（铜厚）之外的一组参数——C1、C2、C3，这三个就是阻焊层的参数。C1是阻焊层覆盖在走线上方的厚度，C2是走线侧面阻焊的厚度，C3是走线侧壁下方阻焊的厚度，默认值一般是0.5mil左右。

而Uncoated Microstrip完全不考虑这些，整个走线暴露在空气中，以空气作为介质。这会导致什么差异？我实测过，表层单端线在同样的线宽线距下，Coated模型算出来的阻抗比Uncoated低2~4欧姆。因为阻焊油墨的相对介电常数通常在3.3~4.0之间，高于空气的1.0，等效于给走线加了一层高介电常数的包裹，增加了分布电容。

工程师去PCB工厂投板时，工厂计算阻抗用的都是带阻焊的模型，你自己算的时候如果忽略阻焊层，算出来的线宽肯定偏宽，等板厂反馈时才发现对不上。我的习惯是：只要走线在外层且需要确认阻抗，一律用Coated模型，除非你的板子明确不做阻焊开窗处理（比如金手指区域附近的走线）。

2.2 Edge-Coupled Coated Microstrip的差分对参数盲区

差分走线模型比单端模型多了一组关键参数：S1（差分对内的间距）和D1（走线中心距）。很多新手以为差分阻抗只和线宽、间距有关，忽略了外层差分对同样被阻焊层覆盖，这会导致计算的差分阻抗偏低。

差分模型里还需要注意D1和S1的关系。SI9000的模型里D1是两根走线中心到中心的距离，S1是两根走线之间的间隙。如果你从叠层图上量的是间距（edge to edge），那就直接用S1；如果你量的是中心距，填D1。两个参数不能同时填，软件会根据线宽自动换算。填错的话，耦合系数会算错，差分阻抗偏差能达到5%以上。

还有一点经验之谈：外层差分对如果阻抗要求控90欧姆或者100欧姆，线宽线距受制于板厂蚀刻精度，线距小于4mil时良率会明显下降。SI9000算出来如果线距太细，可以调整叠层，把介质层减薄，而不是一味缩小线距。

2.3 Offset Stripline的非对称问题

Offset Stripline是内层单端模型，走线上下各有一层介质。模型里的H1和H2分别是走线到上参考平面和下参考平面的介质厚度。

这里有个常见误区：很多层叠设计是内层信号线不在层叠正中间，上下介质厚度差异很大。比如一个8层板，L3层信号线到L2地平面的距离可能只有4mil，到L4地平面的距离却有8mil。这个非对称结构在算阻抗时，H1和H2要分别填准确，SI9000会按照上下介质的并联电容效应来综合计算。

我碰到过最典型的问题，是将非对称结构当成对称结构来算，H1和H2填一样。这种算出来的阻抗，跟实际做出来的板子差了将近8%。还有一点，H1和H2指的是信号线中心到参考平面的距离还是信号线表面到参考平面的距离？答案是信号线表面（具体来说是走线铜箔厚度的一半处）。SI9000里H1、H2搭配T1一起用，H1包含了一半铜厚。填H时要从平面层到信号线所在铜箔上表面的距离，然后软件自动加上T1的一半来算。

2.4 Edge-Coupled Offset Stripline的耦合距离把握

内层差分模型Edge-Coupled Offset Stripline是所有模型里参数最全的，也是最容易出错的。

除了H1、H2、T1、W1、W2之外，S1和D1（差分对内间距和中心距）同样要注意。内层差分结构里，耦合主要靠信号线之间的间距实现，但上下参考平面距离越近，电磁场越被压迫到平面之间，差分对之间的耦合反而会减弱。这意味着在薄的介质层里做差分对，需要更小的线距才能达到同样的差分阻抗。

实际项目中，内层差分对算完还要检查一下共模阻抗。SI9000在差分模型里给的是差分阻抗，如果你需要共模阻抗，可以用单端模型算一下单根走线的阻抗，然后结合差分阻抗反推。但大多数情况下，只要差分阻抗达标，共模阻抗偏差不会太大。真遇到信号完整性问题时，才需要认真核对共模参数。

2.5 表层还是内层，一个容易忽略的交叉场景

有一种情况容易让工程师在表层和内层模型之间犹豫：走线本来在内层，但换层过孔旁边有很短的一段走线走到了表层。走线长度只有几十mil时，影响可以忽略；但如果这段表层走线超过了100mil，就必须按表层模型单独算一次，看阻抗是否还在公差范围内。

我之前做一款FPGA板卡，DDR4的数据线在内层走了几千mil，层叠换层区域有一段从L4到L2的表层过渡，长度大约150mil。当时没在意，后来做TDR测试时发现在那段过渡区域阻抗跌了接近8欧姆。排查下来就是表层段的微带线阻抗跟内层带状线的阻抗没有对齐。这个坑在模型选择上虽然不算直接选错模型，但对实际项目的影响很大，值得留意。

3. 铜箔粗糙度设置：影响高频阻抗精度的隐形变量

现在高速信号的速率越来越高，铜箔粗糙度对阻抗的影响越来越大，但SI9000里这个参数很多人压根没认真对待。因为粗糙度直接影响高频信号的趋肤效应路径长度和损耗。

3.1 为什么粗糙度会影响阻抗

从物理上讲，铜箔表面不是理想光滑的，而是布满微小的峰谷。高频电流趋向于沿导体表面流动。铜箔表面越粗糙，电流实际流经的路径就越长，等效电阻越大，同时电磁场的传播速度也会受到一定影响。

在SI9000里，粗糙度通常是通过表面粗糙度系数（Roughness Factor）来表征的，常见取值是0~1之间。0代表光滑表面，1代表非常粗糙的表面。软件会根据这个系数修正导体的等效电导率和表面阻抗。

很多工程师算阻抗时用的是默认值或者直接设为0，做低频板子问题不大，但一旦信号速率上到Gbps级别，比如PCIe 3.0的8Gbps、USB 3.1的10Gbps，粗糙度的影响能占到整个链路损耗的20%以上。这时候算出来的阻抗可能刚好卡在容差边缘，批量生产时一波动就直接超标。

3.2 SI9000里铜箔粗糙度的具体设置位置

SI9000计算阻抗参数时，在每个模型页面中都有关于铜箔粗糙度的选项。主流版本里能直接看到表面粗糙度相关系数，有的版本还允许选择不同的粗糙度模型。

设置项一般放在铜箔参数区域，跟T1（成品铜厚）在一起。常见的粗糙度系数参考值我整理了一下：

实际板材供应商的规格书上一般会标注铜箔的RMS粗糙度数值。SI9000里的系数不是直接填RMS值，需要根据经验做映射。我的习惯是先按上表的区间设一个初值，然后拿板厂反馈的实测阻抗做一次反向校准，确定这个板材和铜箔组合下最适合的系数。整体来说，这个参数在SI9000的模型里很关键，但并非所有版本都在显眼位置，需要点开设置区域确认。

3.3 不同频率下粗糙度的权重变化

还有一个容易被忽略的点：粗糙度对阻抗的影响不是固定不变的，频率越高，影响越大。

低频时电流分布在整个导体截面，粗糙度的影响很小；高频时电流集中在导体表面，粗糙度的影响被放大。在SI9000里做计算时，软件默认的计算频率通常是100MHz或者1GHz。如果你设计的信号是10Gbps的SerDes，建议把计算频率也对应调高，同时注意粗糙度系数的联动影响。

我在实际项目中验证过一个案例：同一组叠层参数，分别用1GHz和10GHz的频率去算阻抗，结果差了将近2欧姆。这在50欧姆单端阻抗的公差（±5%，即±2.5欧姆）里，已经占了很大比例。如果你的设计频率很高，不要用默认频率的阻抗结果去投板，要按实际信号速率去核算。

4. 完整实例演示：1.6mm双面板USB 2.0差分对的模型选型与计算

理论讲再多，不如走一遍完整实例。这个例子是实际做过的项目，对理解整个模型选择流程非常有帮助。

4.1 需求参数与层叠条件

项目是一块简单的双面板，板厚1.6mm，板材FR-4，相对介电常数4.2（1GHz下），损耗因子0.02。表层走线，底下第二层是完整地平面，需要做USB 2.0的90欧姆差分对。

关键参数如下：

• 板厚：1.6mm（62mil左右）
• 表层铜厚：1oz（成品约1.4mil）
• 介质层厚度：1.6mm减去上下两层铜厚约等于59mil
• 阻焊层厚度：默认0.5mil
• 目标差分阻抗：90欧姆±10%

4.2 逐步计算过程

第一步，选模型。信号线在表层，表面有阻焊覆盖，差分结构，选Edge-Coupled Coated Microstrip。

第二步，填基础参数。介质厚度H=59mil，铜厚T1=1.4mil，阻焊层参数C1=C2=C3=0.5mil，介电常数取4.2。

第三步，填走线几何参数。初始估算，差分90欧姆，线宽6mil，线距6mil，W1=6mil，W2大概比W1小0.5~1mil（蚀刻导致的梯形截面，底部宽、顶部窄），这里先填W2=5mil。

第四步，设置粗糙度。普通FR-4板厂默认用STD铜箔，粗糙度系数取0.8左右。

第五步，点击计算。得到结果后跟目标值比较，然后调整参数迭代。如果算出来差分阻抗是85欧姆，那就需要把线宽减小，或者把线距稍微调大，减少耦合电容。

4.3 迭代中的参数变化规律

实际迭代过程中，我记录了几组数据：

当线宽减小，差分阻抗升高；当线距增大，差分阻抗也升高。最终选5.5mil线宽、7mil线距这一组，算出来90.6欧姆，在90欧姆±10%的范围内。

这个结果还需要对照板厂的能力来确认。5.5mil的线宽对普通PCB工厂来说属于常规工艺，良率没问题；7mil的线距也足够大，不会导致差分对内耦合过强，加工一致性也好。整体方案是可行的。

5. 模型参数填错引发的典型问题与排查思路

模型选对了，参数填错了，结果照样不准。这里列出三种我在实际工作中碰到过的问题，附上完整的排查思路。

5.1 阻抗计算结果与板厂实测不一致的排查链路

最典型的场景是：你自己算出来的阻抗是50欧姆，板厂反馈实测只有46欧姆，差异接近8%。

排查顺序我一般是这样：先查板材介电常数。FR-4的介电常数不是固定值，不同厂家、不同树脂含量、不同玻纤布类型，介电常数在3.8~4.5之间波动。你计算时用的4.2，板厂可能按4.0算的，用4.0算出来的阻抗会偏高，反过来用高介电常数算阻抗会偏低。这一项就能造成2~3欧姆的差异。

第二步查铜厚。你做板时要求1oz成品铜厚，但板厂电镀后实际铜厚可能达到1.6~1.8mil，比理论值1.4mil厚不少。铜厚了，走线截面积变大，阻抗就偏低。

第三步查阻焊层。你填C1=C2=C3=0.5mil，但板厂阻焊油墨本身有厚度公差，绿油桥位置可能比0.5mil厚，直接导致阻抗偏低。

这三步走完，基本上能定位到是哪个参数和板厂实际工艺不匹配。找到原因后，把对应参数修正到更贴近实际的值，重新计算后再和板厂核对。

5.2 同一模型中不同频率下阻抗漂移的排查

如果你发现SI9000在1GHz和5GHz下算出来的阻抗不一样，先不要怀疑软件坏了，这是正常现象。

微带线结构中，频率升高时，电磁场分布会发生变化，部分场线更多集中在介质层中，等效介电常数会略有变化。高频下材料的介电常数通常比低频小一点（介电常数随频率有色散特性），这会导致阻抗在高频下略微偏高。

如果这个偏差大到不能接受，需要确认板材的介电常数-频率曲线。好的高速板材，介电常数随频率变化很小；普通FR-4，在1GHz到10GHz范围内介电常数可能从4.3降到3.9。选板材时如果信号速率很高，建议选低色散的高速板材，别在这上面省成本。

5.3 板厂反馈“无法加工”时的参数调整方向

板厂说“线宽太细做不了”或者“线距太小良率低”，通常有两个调整方向。

第一，放宽阻抗容差。很多设计其实不需要±5%那么严格的阻抗控制，能放到±10%就放，加工难度下降一个量级。

第二，调整层叠结构。如果目标阻抗需要很细的线宽才能实现，说明介质层太厚了，可以减小介质层厚度来降低阻抗，从而增加线宽。双面板把板厚从1.6mm改成1.0mm，表层到参考平面的距离变短，同样线宽下阻抗会降低，需要加宽走线来拉升阻抗，线宽反而变大了。

第三，换低介电常数板材。介电常数越低，同样几何尺寸下阻抗越高，反向推理就是可以加大线宽来维持目标阻抗。这个方法在高速板材选型时常配合使用。

6. 模型选择与参数设置的总检查表

最后给一份我在实际项目中每次投板前都会过的检查清单，按步骤核对一遍能避免大部分低级错误。

6.1 投板前必做的九项核对

1. 确认走线所在的层是外层还是内层，选对相应的大类模型。
2. 确认表层走线是否被阻焊覆盖，覆盖则用Coated模型，否则用Uncoated模型。
3. 确认走线是单端还是差分，差分模型带Edge-Coupled前缀。
4. 确认介质厚度H的值是从参考平面到走线表面的距离，且包含了半铜厚。
5. 确认铜厚T1是成品铜厚，不是基铜厚度。基铜0.5oz做出来可能变成1oz。
6. 确认蚀刻因子导致W1和W2的差异，W2（顶部宽度）通常比W1（底部宽度）窄0.5~1mil。
7. 确认阻焊层参数C1/C2/C3不是默认值，按实际板厂的阻焊厚度填写。
8. 确认铜箔粗糙度系数不是0，除非用的是压延铜箔。
9. 确认计算频率跟实际信号速率匹配，不是软件默认值。

6.2 一个参数一个参数检查时的心态

检查参数时别想着快点做完，每个参数都值得花30秒想想：这个值是我从哪里拿来的？是板厂提供的还是我拍脑袋定的？如果是从某个参考设计里复制过来的，那就更需要确认。

按我的经验，参数问题的根源十有八九是“复制粘贴”：从旧项目复制了一个SI9000工程文件，只改了线宽线距就投板了。结果旧项目用的是1.0mm板厚，新项目是1.6mm板厚，介质厚度完全不一样，算出来的阻抗完全是错的。每次新建SI9000计算时都从头填一遍参数，反而最稳妥。

SI9000说到底是个计算工具，模型选择的核心还是对物理结构和工艺参数的把握。工具用熟了只是一方面，把每个参数背后的物理含义弄清楚，才不会被软件界面上一堆输入框牵着鼻子走。希望这篇能帮你少走些弯路。