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做硬件的都知道，VITA57.1 的 FMC 接口在 10G 时代几乎是老大哥一般的存在，一块子卡插上去，ADC、DAC、光模块、显示输出都能扩出来。但这两年高速串行收发器一迈到 28Gbps，老标准就明显吃紧了：眼图闭合、误码率飙升、均衡怎么调都不对。我最近正好把手里一块载板从 VITA57.1 的 FMC HPC 升级到 VITA57.4 的 FMC+，顺便把 28Gbps 的完整信号完整性测试跑了一遍。这篇文章不是给 VITA 标准做释义，而是按我的实际升级过程来写，重点讲为什么老 FMC 扛不住 28G，FMC+ 到底改了什么，PCB 设计上需要动哪些刀，以及最后的眼图、误码率这些 SI 数据到底怎么看。适合正在做高速数采、光模块测试或者高速 AD/DA 子卡扩展的硬件工程师和 SI 工程师参考。

1. 升级背景与整体思路

1.1 为什么 28Gbps 成为 VITA57.1 的分水岭

VITA57.1 发布时，SAR 型 ADC 和 10G 光模块是主流，标准里对高速 MGT 通道的要求很明确：10Gbps 以内。所以它选用了 Samtec 0.5mm 间距的 400pin 连接器，机械余量是够的，但高速引脚分配并不是按 28G 这种速率做的。我早期用 VITA57.1 HPC 跑 10.3125G 光模块完全没问题，可后来把同一组差分对接到 28G 级 GTY 收发器上，信号一跑上去，眼图立刻塌了。一开始我以为子卡布线问题，换了几种预加重和均衡组合，效果都不明显。问题其实出在链路物理结构上：

第一，连接器内部地引脚不足，回流路径被迫拉长。信号从 FPGA 出来，经过 PCB 走线打到连接器，再进子卡，返回电流必须顺着地引脚回流。地引脚太稀疏，回流电流就要绕到相邻信号引脚上，形成共地串扰。

第二，高速差分对之间的隔离度不够。VITA57.1 的引脚定义里，很多高速差分对之间没有专用的返回地屏蔽，14GHz 基频信号之间的耦合被成倍放大。

第三，老规范对 PCB 设计约束不够硬。VITA57.1 里并没有强制要求高速差分过孔背钻、参考层连续、对间保持多少倍介质厚度间距，这些在 10G 时代可以靠余量混过去，在 28G 时代就混不过去了。

用个通俗类比：一条河上修桥，桥墩间距是连接器的地引脚，低频小车慢悠悠过去没事，高频列车一上来，桥墩不密、桥面断缝又多，整个桥就开始抖。28G 的射频电流对返回路径极其敏感，地引脚间距稍大，回流信号就到处乱窜，眼图自然闭合。

1.2 VITA57.4 到底改了什么

VITA57.4 又叫 FMC+，2017 年发布，核心思路不是换连接器形态，而是把原 400pin 连接器的高速信号排列和电气规范重新拉高。它依然用 0.5mm 间距的 400pin Samtec 连接器，但做了几件重要的事：

第一，给每个高速收发器通道增加专用接地返回引脚。信号回来的路径短、直、伴随在每对差分线旁边，从根本上压缩回流环路面积。

第二，重新调整引脚分配，把电源和低速 IO 往两侧挪，高速通道集中在连接器中部，并且让高速对与低速对之间保持隔离带，避免串扰。

第三，在规范层面把信号完整性要求写成了强制项，包括高速差分过孔的背钻工艺、走线等长、参考平面处理、返流过孔布置等。也就是说，升级到 VITA57.4 不只是换一份原理图符号，而是整套 PCB 设计约束都要跟着变。

我用表格对比了一下这次升级前后的主要技术差异：

整个升级的设计思路，我一开始就定得很清楚：先把 SI 链路吃透，再谈功能模块改动。具体目标就是利用载板上原来的一组 GTY 差分对，在 FMC+ 接口上稳定跑 28.05Gbps。所以不是简单换连接器，而是把 FPGA 封装到连接器、再到子卡接收端的整条链路按 28G 重新算了一遍。

2. 核心细节与设计要点

2.1 高速通道链路预算怎么算

很多人升级失败，是因为只换了连接器，没有做链路预算。 28G NRZ 信号的基频是 14GHz，在这个频率下，FR4 板材的损耗已经非常明显。 我这次载板从 FPGA 到 FMC+ 连接器的走线长度大约 8 英寸，链路里每一段都要算损耗：

• GTY 发送端差分摆幅：约 800mVppd。
• 板上微带线走线损耗：FR4 材质下大约每英寸 0.8～1.0dB@14GHz，8 英寸就是 6.4～8dB。
• 过孔损耗：每个过孔约 0.3～0.5dB，链路里至少两到三个过孔，按 1dB 预算。
• 连接器损耗：Samtec 这类 400pin 高速连接器在 14GHz 下插损约 1～1.5dB。

加起来链路总插损接近 10dB。如果子卡接收端灵敏度在 -8dB 左右，就意味着链路太紧，甚至在未加均衡时直接失效。这也是为什么老 VITA57.1 板卡跑不了 28G：很多走线长度在 10 厘米以上，又没有严格做阻抗和回流优化，总插损早就超过 12dB，均衡器也拉不回来。

设计上有两个思路：一是把 FPGA 到连接器的走线尽量缩短，二是选择低损耗板材。这次载板在 FPGA 附近本来就有 FMC 插座，所以重点是把走线从原来的绕线圈改成了短直路径，同时把过孔数量压缩到最少。

2.2 PCB 走线与过孔处理

这是整个升级里改动最大的一块，也是决定最终眼图能不能过的关键。

差分阻抗控制：FMC+ 规范要求高速差分对阻抗 100Ω，但我做设计通常按 ±10% 控制，也就是 90～110Ω。在叠层设计时，要让差分走线正下方有完整参考地，不能跨参考面分割，否则回流路径断掉，差模转共模噪声会直接压在眼图上。

等长约束：同一条差分对内部的 P/N 长度差必须控制在 5mil 以内，这大约是相位误差几皮秒的量级；lane 与 lane 之间的长度差最好控制在 20mil 内。28G 信号一比特周期只有 35.7ps，差 20mil 就能产生约 3ps 的偏斜，对多通道同步的影响很大。

过孔背钻：因为 FMC+ 连接器是通孔器件，从顶层打到内层或者底层，必然产生过孔残桩。普通过孔残桩可以到 30～40mil，在 14GHz 频率下相当于一段四分之一波长线，反射非常严重。我这次对连接器、BGA、测试点区域的过孔全部做背钻，残桩控制在 10mil 以内。板材太厚或者背钻公差控制不好，要么背钻过度碰到布线，要么残桩还是太长，生产时必须重点关注。

返流过孔：高速差分对换层时，旁边一定要加接地返流过孔，成对布置，间距不超过信号过孔 50mil。没有返流过孔，信号换层后的回流电流只能绕大圈，环路面积变大，辐射和串扰都会恶化。这个细节老 FMC 板卡上经常被忽略，也是 28G 跑不出理想眼图的一个常见坑。

2.3 连接器焊盘与耦合电容处理

连接器焊盘本身是一个阻抗不连续点。 0.5mm 间距的 400pin 连接器焊盘很小，但焊盘到走线的过渡段如果太宽，就会出现额外的寄生电容，把信号边沿磨圆。这次我的做法是：高速差分对从内层走线出来以后，切换到表层再进入连接器焊盘，表层走线线宽尽量接近焊盘宽度，避免突变。

AC 耦合电容放在发送端一侧，我习惯放在 FPGA 附近，不要放在连接器正下方。电容封装选 0402 或 0201，电容值 0.1F。如果用 0603，焊盘寄生电容过大，在 28G 下会非常痛苦。另外，电容两端的参考平面需要挖空一小块，减少焊盘与地平面之间的寄生电容，但挖空范围不能太大，否则该区域又会出现阻抗偏高的问题。这个平衡要靠仿真或者 TDR 来验证。

2.4 时钟与电源完整性容易被忽视

SerDes 的参考时钟抖动会直接映射到输出眼图上。老板卡经常用一个普通晶振或者甚至从 FPGA 全局时钟分频，到了 28G 级别，这种方案基本不可用。我这次给 GTY 配了一个独立低抖动参考时钟，保证参考时钟的随机抖动在 100fs 级别（积分带宽 12kHz～20MHz），走线走内层，两侧加接地包地。

电源完整性方面，高速收发器供电纹波对眼图影响很大。GTY 的 MGTAVCC 通常是 0.9V，要求纹波尽量小。我在 FMC+ 连接器附近的电源引脚上加了一组低 ESR 陶瓷电容，并在 FPGA 电源入口做了一级 LC 滤波，实测纹波可以压到 10mV 以内。遇到过眨眼图半天没过，结果一查是电源纹波 30mV，换电容阵列之后眼图立刻张开的情况，所以电源这块千万别省。

3. 载板升级实操记录

3.1 原理图与布局改动清单

这次升版的实际改动可以整理成一份清单，后续做类似项目可以直接对照：

• 把连接器件的符号从老版 VITA57.1 FMC HPC 换成 VITA57.4 FMC+ 符号库，核对引脚映射，尤其是新增的地返回引脚。
• 将原本连接的 GTY 差分对分配到 FMC+ 的高速通道组，不再复用原来只支持 10G 的 MGT 引脚。
• 重新分配电源网络。老 FMC 板上 3P3V、VADJ、MGTAVCC 的引脚位置在 FMC+ 标准里可能有变化，不能直接沿用。
• 在原理图上把高速差分对网络命名为 DP_FMC_RX/TX 之类，方便后仿真和约束脚本自动化，也避免多人协作时搞混。
• 布局上把 FPGA 尽量靠近连接器，缩短高速走线长度。我这次把原来预留的扇出缓冲器区域挪开了，给高速走线让路。
• 连接器周围增加两排接地过孔，形成地屏蔽墙，既降低连接器间的耦合，也能改善回流。

3.2 约束与规则设置

在 PCB 工具里设置约束时，我是按一套经验值去填的：

• 差分阻抗：100Ω ±10%
• 对内等长：±5mil
• 通道间等长：±20mil
• 过孔背钻残桩：≤10mil
• 高速对与其他信号间距：≥3 倍介质厚度（3H），如果能到 5H 更好
• 返流过孔：每对差分换层处至少 2 个地孔，间距 50mil 以内

这些规则不是拍脑袋定的，都是按 28G NRZ 的上升时间推出来的。信号的上升沿越陡，高频分量越丰富，对间距和回流要求就越苛刻。实际 Layout 时，如果有些区域确实挤不下，可以通过仿真评估降低标准，但绝不能大面积放松。

3.3 生产装配阶段的关键检查点

PCB 回板之后，生产装配阶段有几个检查点必须盯住：

第一，背钻质量。很多板厂背钻公差控制差，方向打偏或者深度不够，拿到板子后建议用切片或者 X 光抽检。残桩超过 10～15mil 的，宁可返工，否则后面测眼图一定后悔。

第二，连接器焊接。FMC+ 连接器引脚密集，虚焊很难目检。我用 X 光检查内侧高速引脚，确保焊锡完全填满。曾经遇到一个通道眼图明显差于其他通道，最后发现就是连接器某个地引脚虚焊，补焊后立刻恢复。

第三，AC 耦合电容的方向和位置确认。虽然是直流无极性电容，但放置位置偏了 1mm，高频性能就不同，装配时最好对照位号确认。

第四，电源测试点。建议在 FMC+ 连接器电源引脚附近预留测试点，方便上电后量电压和纹波，而不是去 FPGA 那边量，因为电源在传输路径上会有压降和噪声差异。

4. 28Gbps 信号完整性测试实录

4.1 测试设备与测试方案

这次测试目标很明确：验证升级后的 FMC+ 接口能否在 28.05Gbps 下稳定工作。测试方案我分两层做，先做物理层信号完整性，再做系统误码率验证。

测试设备清单：

• 误码仪：Anritsu MP1900A，支持 28.05Gbps PRBS31，用于发送高质量信号和统计误码。也可以用 Keysight M8040A，做法类似。
• 采样示波器：Keysight 86100D 加 50GHz 采样模块，用于测眼图和抖动。28G 信号基频 14GHz，理论上有 30GHz 带宽就够看前两阶谐波，但用 50GHz 模块得到的数据更有说服力，也能顺便看 3 次以上谐波。
• TDR 模块：用来测差分阻抗连续性和过孔背钻效果。
• FPGA IBERT：Xilinx Vivado 里的 IBERT core，先做板上自检，快速找出链路硬伤，再用外部设备做精测。

这里要说明一下：IBERT 确实方便，把 GTY 配成 PRBS 发生器和校验器，一键就能看得多通道结果。但 IBERT 测的是 FPGA 内部环回或者链路收发自检，信号源和接收机都是 FPGA 自己，缺少外部参考。真要证明接口级 SI 达标，还是得上外部误码仪+示波器。

4.2 眼图测试步骤与读数

我按下面的步骤在载板上做了眼图测试：

1. 断电，把采样示波器的差分探头或 SMA 线接到载板靠近 FPGA 一侧的测试点。如果没有预置测试点，就只能把示波器接到连接器上的临时焊接点，但这样会引入额外误差，所以我强烈建议原理图阶段就在高速对出 FPGA 后加一对 SMA 测试点。
2. 给载板上电，加载 IBERT bit，让 GTY 输出 28.05Gbps PRBS31 信号。
3. 示波器触发方式选 PLL 触发，测量模式设成 NRZ，打开眼图模板，并开启抖动分解功能。
4. 记录眼高、眼宽、总抖动（TJ）、随机抖动（RJ）、确定性抖动（DJ）和输出幅度。

我这次实测升级后的数据大致是：

• 输出差分幅度：780mVppd，接近 GTY 默认摆幅。
• 眼高：280mV，在 28G 下算比较健康。
• 眼宽：25ps，一比特周期是 35.7ps，水平余量约 70%。
• 总抖动 TJ@BER=1e-12：12ps。
• 随机抖动 RJ：2.8ps，确定性抖动 DJ：5.1ps。

对比老板卡 VITA57.1 HPC 在同样速率下的表现：眼高小于 50mV，眼图几乎是闭合的，连模板测试都跑不过去。这就是直接差距。眼图能张开，说明链路插损、串扰、回流都已经压到了可接受范围。

4.3 误码率测试与结果分析

眼图只是看物理层信号的“照片”，真正体现系统稳定性的还是误码率。我用 MP1900A 发送 PRBS31，经过载板的 FMC+ 通道，再通过子卡回环或者 FPGA 内部回环传回误码仪校验。测试速率 28.05Gbps，跑 24 小时，最终结果是 0 误码。

这里要解释一下误码率的置信度问题。很多初学者以为跑了几分钟没误码就代表 BER 小于 1e-15，这是不对的。误码率统计本质上是一个概率问题。工程上常用零误码置信度公式来估算：如果希望以 95% 的置信度确认 BER 小于 1e-12，至少需要传输大约 3×10^12 个比特；28G 速率下大概需要 107 秒。如果测 24 小时零误码，严格算下来可以给出一个更小的置信上限。实际项目中我们并不纠结这个计算公式，而是把“24 小时零误码”作为硬件验收的硬性门槛。这个门槛对绝大多数系统级应用已经足够参考了。

升级前后对比：

4.4 高频问题排查速查表

测试过程中几乎不可能一次全绿，我整理了一张高频问题速查表，碰到问题可以按这个思路快速缩小范围：

另外想特别提一个实操心得：测 28G 眼图时，示波器探头和测试线缆的选择比想象中更重要。有一根 50Ω 高频线缆老化，前后两次测得的数据差距明显，换线后结果才稳定。测试前最好用 VNA 校准线缆，或者至少用同一根线缆做对比测试，避免把线缆问题当板卡问题。

这次升级整体花费的时间大头反而不在原理图改动，而在 PCB 背钻策略和连接器区域的接地处理上。最终能在 28.05Gbps 下拿到 24 小时零误码，说明 VITA57.4 的引脚重排和强制 SI 规范确实是把高速链路救回来的关键。如果下一步要继续往 56G PAM4 走，这套 FMC+ 平台的连接器形态和回流设计也能扛住一部分预研，但肯定还需要在材料、连接器和端接上再做一轮更细的功课。