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带千兆以太网口的板子我做过好几轮，最大的体会就是：网口layout翻车，几乎从来不是单点问题，而是变压器选型、器件布局和差分线走线这几件事叠加出来的。很多人照着PHY芯片的参考设计画原理图，到了PCB阶段就开始自由发挥，结果Link不稳、吞吐量掉速、EMI超标轮着来。这篇文章我把自己在千兆以太网口布局布线上用过的方法、踩过的坑和排查思路完整理一遍，从变压器怎么选，到器件摆在哪，再到100欧姆差分线怎么走，尽量说透。

1. 先搞清楚千兆网口里谁在决定布局

1.1 一条从MAC到RJ45的链路，每个环节都有layout约束

千兆以太网口不是简单的一根网线插上去就能跑，它是一条完整的信号链路。从主控芯片出来，经过RGMII接口到PHY芯片，PHY把并行数据转成高速串行的MDI差分信号，再过网络变压器做隔离和电平转换，最后从RJ45出去到双绞线。这条链路上，每一个环节都在给layout提要求，忽略任何一环，后面都会以一整套问题的形式找回来。

先说RGMII这一段。RGMII虽然叫"千兆媒体独立接口"，但它的时钟是125MHz，数据线是DDR双沿采样，时序裕量本身就紧张。RGMII信号线的等长、参考平面完整性、过孔数量，都会直接影响PHY和MAC之间的通信稳定性。很多人以为只要MDI部分走好就行，结果RGMII的布线乱七八糟，最终表现出来的是通信时断时续或者干脆不link，整个排查链路又绕回MDI，白白浪费时间。

再看MDI这一段，这才是千兆网口布局的核心。千兆用4对差分线同时收发，这4对差分线就是MDI[0]-MDI[3]。每一对都是由P和N两根线组成，必须严格按照差分信号去布。信号从PHY引脚出来，先经过端接电阻、共模网络，然后进入网络变压器，再从变压器次级出来到RJ45。也就是说，PCB上有两段差分走线：PHY到变压器这一段（芯片侧），变压器到RJ45这一段（线缆侧）。这两段走线的质量，直接决定信号完整性和EMI表现。

所以布局布线的思路应该是：先把这条链路的每个器件定位好，再谈走线。器件定位错了，后面用再多蛇形线、加再多地孔都救不回来。这也是为什么我一直跟组里新人强调，拿到网口原理图，第一步不是在PCB上找地方放器件，而是先把PHY、变压器、RJ45这三者之间的相对位置确定下来。

1.2 千兆和百兆的布局差距：频宽上去后，问题全暴露了

百兆网口只有2对差分线，而且速率低，信号上升沿相对平缓，即使布局布线粗糙一点，往往也能正常工作。千兆不一样，频率高，信号沿更陡，对阻抗匹配、回流路径、串扰隔离的要求都上了一个台阶。同一块板子，百兆口怎么放都能跑，千兆口稍微弄不好就出问题，这就是"频宽暴露问题"最典型的例子。

我见过一个项目，工程师习惯性地把网络变压器放在RJ45后面一大段距离的地方，中间还跨过一块分割的地平面。做百兆产品时一直没问题，升级到千兆后，眼图根本睁不开，误码率高到無法接受。最后把变压器挪到连接器旁边，走线也重新按差分规则处理，问题才彻底消失。

所以我的建议是，千兆网口设计从一开始就要用比百兆更严格的标准。比如差分走线要精确控制到100Ω，对内等长要控制在±5mil以内，参考平面必须完整，过孔数量尽量少。布局上，变压器优先靠近RJ45，两段信号线的长度要尽量短。这些规矩放在百兆上可能是"建议"，放在千兆上就是"必须"。

2. 网络变压器选型：真正要盯的参数和封装背后的代价

2.1 四组关键参数，先读懂再选型

网络上关于变压器选型的讨论很多，但大多停留在"用1:1的、带共模电感"这种粗略层面。实际项目里，我选型时会重点看四组参数：匝数比、隔离耐压、回波损耗、插入损耗。这四组数据在绝大多数PHY芯片的设计指南里都有明确要求，只是很多人不去对照。

匝数比通常是1CT:1CT，这个"CT"指的是中心抽头。中心抽头怎么接，很多新手会忽略。以常见的PHY芯片为例，变压器芯片侧的中心抽头一般通过一个电阻和电容接到PHY的地，线缆侧的中心抽头则通过Bob Smith端接网络接到机壳地。这两侧的中心抽头接法不同，和Layout时的地分割直接相关，后面布局部分我会展开讲。

隔离耐压主要看安规要求。工业级产品一般要求1500Vrms及以上，医疗或通信设备可能要求更高。选型时不要只看Datasheet第一页的大字，要找到隔离耐压的具体测试条件。有些低成本变压器标注的耐压值是在特定条件下的，实际PCB布局如果不满足爬电距离，安规测试照样过不了。

回波损耗和插入损耗是信号完整性最关心的两个参数。回波损耗反映的是阻抗匹配程度，低频段好做，关键是100MHz附近的表现。一般要求回波损耗在-16dB以下，越往下越好。插入损耗则直接影响信号幅度，千兆以太网标准对插入损耗有明确限制，如果变压器插损偏大，加上PCB走线的损耗，信号到对端时眼图可能已经闭合了。

另外还要看变压器内部是否集成了共模电感。绝大多数千兆网络变压器都内置了共模扼流圈，这是抑制共模辐射的关键器件。选型时要注意共模电感的共模抑制比参数，尤其在EMI敏感的场合，这个参数直接决定了你后面调试EMI时要花多少精力。

2.2 分立变压器与集成连接器：布局自由度差在哪儿

变压器选型的另一个维度是封装形态：独立变压器加普通RJ45，这是最灵活的方式；另一种是一体化RJ45，也就是连接器内部直接集成了变压器和共模电感，常见于空间受限或量产效率优先的产品。

我的经验是，如果PCB空间允许，优先选择独立变压器加RJ45的方式。原因在于，独立变压器给了你一段可以自主控制的走线缓冲区域。PHY引脚到变压器之间的差分走线，以及变压器到RJ45之间的差分走线，这两段你都可以自由控制长度、阻抗和参考平面，调优空间大。而一体化RJ45把变压器藏在了连接器内部，从PHY到连接器引脚这一段就成了唯一能控制的走线段，一旦连接器引脚排布导致走线无法等长，问题就非常被动。

当然，独立变压器也有代价。首先占用的PCB面积更大，其次需要你自己保证变压器两边的隔离与接地处理，如果做不好，反而比一体化RJ45更容易出现EMI问题。一体化RJ45的优势在于省空间、布局简单、隔离设计基本由连接器厂家保证，劣势是灵活性低，维修更换成本也高。

如果你是第一次做千兆网口，我建议先按独立变压器方案设计，这样排查问题时手段更多。产品做稳定了，再去考虑为成本或空间切换到一体化RJ45，到时候心里有底，知道切换以后需要补哪些验证。

2.3 根据PCB空间反推变压器选型策略

变压器选型不是孤立决策，它和你的PCB尺寸、层数、PHY位置强相关。我自己习惯的做法是：先定PHY和RJ45的大致位置，再量一下两者之间的距离，然后决定用独立变压器还是一体化RJ45，以及选体积多大的变压器。

比如在一个4层板、外形尺寸受限的项目中，RJ45和PHY被迫挨得很近，中间可用的区域很小。这时候如果硬塞一个独立变压器加一堆端接电阻，不仅走线困难，还可能因为变压器两侧净空不足导致隔离性能下降。这种场景下，我会选择带变压器的一体化RJ45，把复杂的隔离和共模处理交给连接器厂商，把PCB空间留给其他电路。

反过来，如果板面积相对宽裕，而且你对EMI有很高的要求，比如要做认证且不想反复调试，就选独立变压器。此时可以在RJ45和变压器之间留出足够的隔离带空间，在变压器下方做地铜开挖，在PHY侧布置去耦电容——这些措施对EMI和信号完整性都更有利。

一句话总结：先看板面积和器件位置，再定变压器形态，最后根据变压器资料去落实layout细节。顺序反了，后面每一步都是在补救。

3. 布局阶段的三步决策：位置、隔离带、周围元件

3.1 变压器到底靠RJ45还是靠PHY，我给的答案

网络变压器放在靠近RJ45还是靠近PHY，这个问题几乎每次评审都会有人问。我的答案是：变压器优先靠近RJ45，PHY到变压器的距离通过走线控制，但不超过PHY设计指南的上限。

为什么变压器要靠近RJ45？因为RJ45是线缆接口，外部线缆带来的共模噪声、浪涌、ESD都从RJ45进来。变压器越靠近RJ45，线缆侧走线越短，外部噪声进入PCB的路径就越短，被天线化的风险就越低。反过来，如果变压器离RJ45很远，中间这段次级走线就变成一根高效的接收天线，外部干扰在这个区域耦合进差分线，再经过变压器和共模电感，效果就大打折扣了。

那么PHY到变压器这段呢？这段是初级走线，承载的是PHY发出来的高速信号，走线过长会引入衰减和延迟。一般PHY芯片手册都会给出PHY到变压器的最大走线长度建议，常见的大约在25mm到50mm之间，具体看PHY的驱动能力和PCB叠层。我一般控制在25mm以内，宁可稍微绕一点，也不要超过手册上限。

还有一个细节：变压器次级到RJ45之间的走线长度，通常要求比初级更短。我习惯控制在10mm以内，甚至越短越好。初级走线还可以靠差分对耦合来改善信号质量，次级走线如果太长，EMI测试时往往会在那里找到辐射源。

3.2 隔离带怎么切：爬电距离、地分割与垫底挖空

网络变压器两边的地不是同一个地，这是千兆网口布局里最重要也最容易出错的概念。变压器靠近RJ45的这一侧，也就是线缆侧，连接的是机壳地或者叫安全地；变压器靠近PHY的这一侧，连接的是板卡的数字地。这两个地之间必须保持隔离，否则网线上引入的共模干扰会直接串进数字地，EMI测试基本过不了。

隔离带的宽度取决于安规要求的爬电距离。如果产品需要做认证，爬电距离不是你自己说了算的，必须按安规标准查。我的经验是，至少在变压器下方的PCB区域，要保证两侧地平面的净空在2mm以上，具体数值以安规要求和变压器Datasheet为准。隔离带下方的地铜要挖掉，不要留下任何细长的铜皮连接两侧地，否则等于给共模电流搭了桥。

这里要注意一个误区：不是说把地平面整个切掉就万事大吉。变压器下方和周围的地挖空后，信号走线的参考回流路径会变差，所以挖空区域要控制范围。我的做法是：变压器本体正下方挖空，但变压器两端的走线区域各保留完整的本地参考地平面。也就是说，初级走线参考数字地，次级走线参考机壳地，中间过渡区在变压器内部完成，PCB上不要试图在变压器旁边把两个地短接。

有些设计会在隔离带下方跨接一个高压电容，把数字地和机壳地在交流上连起来，直流上隔开，这个电容的容值通常是1nF到2.2nF，耐压要大于隔离耐压要求。这个做法对EMI有好处，但电容位置要靠近变压器，不要跨到远离变压器的地方去，否则会形成新的回流环路。

3.3 去耦、端接、防护元件怎么摆才不添乱

变压器确定位置后，周边的一堆阻容小元件怎么摆，同样能拉开工程师之间的差距。

先说PHY旁边的去耦电容。PHY是混合信号芯片，模拟电源AVDD和数字电源DVDD需要分开走，但地平面在PHY下方是统一的。去耦电容一定要挨着对应的电源引脚放，0.1uF高频电容离引脚控制在50mil以内，10uF到22uF的大电容可以稍远一些，但也不要超过3mm。磁珠用来分隔模拟电源和数字电源，磁珠下方不要走高速信号线，这个很多人会忽略。

RGMII接口和MDI接口的端接电阻、串联电阻，要贴在对应的引脚旁边，不要为了整齐统一摆到一片空地上。MDI端接电阻一般靠近PHY的MDI引脚，Bob Smith端接网络靠近变压器的线缆侧引脚。摆错位置的后果是阻抗不连续，信号反射增加，最终体现在眼图上。

网口附近也常有ESD防护器件或TVS管。这类防护器件必须放在RJ45和变压器之间，也就是线缆侧，而且走线要短，直接接到机壳地。如果你把TVS放在变压器后面，防护效果就大打折扣了，因为变压器本身对ESD有一定隔离作用，但同时也限制了前面防护器件的保护性能。

晶振和PHY时钟相关的器件也要特别注意。PHY通常需要一个25MHz晶振或晶振模块，这个有源器件的高速引脚和走线要远离变压器、RJ45和MDI差分线。时钟信号是强干扰源，一旦在布局阶段没有隔离好，后面靠走线绕是很难补回来的。我习惯把PHY晶振放在PHY靠近主控的一侧，而不是靠近网口的一侧，从物理上拉开距离。

4. 差分线走线实操：阻抗、等长与过孔避坑

4.1 100欧姆差分阻抗：用叠层和线宽线距把它算出来

千兆以太网MDI差分对的阻抗目标是100Ω±10%，这是硬指标。要满足这个指标，必须在layout阶段就知道你的线宽和线距能跑出多少阻抗，而不是等板子回来拿仪器测。常用的计算工具是Polar SI9000和Saturn PCB Toolkit，输入叠层参数，就能算出对应的阻抗。

我以一个常见的4层板叠层为例。假设层叠是：L1信号层、L2完整地平面、L3电源平面、L4信号层，表层铜厚1oz加上电镀大约2oz(约2.2mil)，L1到L2的介质是预浸料，厚度约4mil，介电常数取4.2。在这种叠层下，表层差分线做线宽5mil、线距8mil，差分阻抗大致在95Ω到100Ω之间；如果做线宽5.5mil、线距9mil，差不多能到100Ω。实际值必须以板厂提供的叠层参数重新计算。

内层走线的阻抗计算和表层不一样。内层信号层到参考平面的介质厚度通常更大，在同等线宽下线宽要适当加宽才能凑到100Ω。如果叠层空间紧张，也可以利用共面波导结构，在差分线两侧铺地铜并控制间距，但要注意地铜间距会影响阻抗，需要一并算进去。

我的建议是：在做PCB叠层设计时，就把差分阻抗作为一项硬性约束写进叠层表里，让板厂在阻抗确认单里给出具体的线宽线距方案。不同板厂的工艺会有差异，有的板厂蚀刻补偿不一样，同样的线宽做出来阻抗会差好几个欧姆。所以发板前让板厂出阻抗确认，是最省事的做法。

4.2 对内等长和对间等长：别只知道±5mil

差分走线等长包含两个层面：一是对内等长，也就是P和N两根线的长度差；二是对间等长，也就是4对MDI线之间的长度差。很多人只盯对内等长，对间等长完全不在意，这在千兆设计里是不对的。

对内等长直接影响差分信号的相位关系。理论上P和N应该完全等长，实现中一般控制到±5mil以内。差得太多的后果是共模分量增大，差模转共模后EMI变差，同时接收端灵敏度下降。做对内等长时，我的习惯是：优先用真实的绕线匹配，而不是硬性在约束管理器里设置一个大范围。绕线时要保持蛇形线的间距在3倍线宽以上，否则相邻线段之间的耦合会改变差分阻抗，纯粹是帮倒忙。

对间等长影响的是4对线之间的时序关系。千兆以太网的4对线在双绞线中是并行传输的，虽然标准允许一定的skew，但PCB上的skew越小越好。我一般把4对MDI的对间长度差控制在20mil以内。这个值不像对内等长那么严格，但控制好以后，对Link稳定性和吞吐量都有实际帮助。

在Altium Designer这类EDA工具里，可以用差分对约束管理器分别设置对内等长和对间等长的规则。对内等长规则设置在一个差分对内部，用"Matched Length"或"Relative Delay"来定义；对间等长则需要把4对差分线放到同一个"Net Class"或"XSignal Class"里，再设置类内总长度匹配。很多工程师只会设对内，不会设对间，这点要留意。

4.3 过孔、换层与参考平面：最容易翻车的地方

差分线走线质量的大敌有三个：过孔、换层、参考平面不连续。这三项里每一项都有对应的处理手法。

先说参考平面。MDI差分线必须有连续完整的参考平面，通常就是紧邻的地平面。最怕的就是差分线在走线过程中，下方正好跨过一条分割线，或者从地平面区域一路走到了电源平面区域。一旦跨分割，回流路径被迫绕远，瞬间产生一个巨大的环路，直接变成辐射源。这个问题在网口layout里非常常见，因为隔离带和地分割的存在，很多人会把MDI差分线引到隔离带边缘，结果恰好跨过了数字地和机壳地的分界线。

我的建议是：MDI差分线的参考平面必须是PHY侧的数字地，从PHY引脚一直到变压器引脚，全程不要跨越任何分割。变压器之后的次级走线，以机壳地为参考，单独走一小段到RJ45。两边都保持各自参考平面完整，不要在途中混用。

过孔方面，千兆MDI差分线尽量不打过孔，保持单层走线。如果因为布线空间必须换层，要牢记三个要点：两个过孔对称放置，P和N的过孔距离尽量小；过孔附近加地过孔提供回流，让信号换层时回流路径连续；过孔的反焊盘不能太大，否则过孔阻抗突变明显。换层后的走线方向，也要和换层前保持一定的相对位置，避免出现大的信号环路。

一个容易忽视的坑是过孔stub。4层板还好，如果板子较厚、走线又在内层，过孔残留的stub会成为天线，在EMI测试时暴露出来。解决方法是尽量使用盲埋孔，或者在条件允许的情况下，把MDI走线全部放在表层或靠近连接器的层，不做长距离内层走线。

5. 样板实测里的三类翻车现场与检查清单

5.1 Link掉线：先按这套链路查

样板贴片回来，上电后发现Link不稳定，一会通一会断，这是千兆网口最典型的故障。很多人第一步跑去查PHY寄存器、查焊接、查固件，我的建议是先查布局布线，因为硬件设计的坑通常都在信号通路上。

第一步检查差分对阻抗。用TDR或者查看板厂的阻抗测试报告，确认4对MDI的实际阻抗是否在100Ω±10%范围内。如果阻抗偏差过大，优先检查线宽线距和参考平面。

第二步检查参考平面完整性。在PCB编辑器里把隐藏的电源层、地平面调出来，沿着差分走线走一遍，看下方是否跨过分割。尤其是变压器附近的隔离带区域，最容易出问题。

第三步检查变压器选型和接线。如果变压器中心抽头的接法和PHY手册不一致，Link稳定性会很差。这里包括Bob Smith端接网络的电阻电容值、中心抽头到电源或地的连接方式。

第四步才是检查软件和PHY配置。把PHY的寄存器设置、协商模式、MDI/MDIX配置挨个过一遍。大多数情况下，前三步排查完，问题就已经暴露了。

5.2 误码和吞吐量上不去：多半是等长或串扰

Link能通，但吞吐量达不到千兆，或者高负载测试时误码率飙升，这种情况我见得更多。除了PHY配置问题，PCB设计上最可能的两个原因是：对间等长偏差过大，以及MDI信号与其他信号之间的串扰。

对间等长偏差过大，4对线到达对端的时间不同，接收端需要重新对齐，这会消耗额外的时序余量，在高温或长线缆条件下，误码率就会起来。检查方法很简单：在约束管理器里看4对差分线的实际长度，如果对间差超过50mil，建议重布或绕线修正。

串扰问题排查起来要结合PCB编辑器。看看MDI差分线的周围有没有敏感信号，比如时钟线、复位线、电源开关噪声节点。串扰不一定是并行走线才会出现，有时候是过孔之间耦合，有时候是回流平面共享。我遇到过一个案例，MDI[0]和MDI[1]中间隔了一条LVDS信号线，距离很近，结果LVDS线上的共模噪声串进了MDI，干扰了对端接收。后来把LVDS信号线挪走，问题立刻消失。

排查串扰时，近场探头非常有用。把探头放在MDI走线上面扫一圈，能看到哪些区域辐射最强，再对照PCB设计去找对应的走线和器件。如果手头没有近场探头，也可以直接用频谱仪配合探头观察。

5.3 EMI超标与最终自检清单

EMI超标是千兆网口最常见的认证失败原因。网口部分容易产生辐射的路径包括：MDI差分线共模辐射、RGMII时钟和数据线的谐波、变压器隔离带两侧的地电位差、RJ45外壳接地不良。

针对这些，我在设计完成的最后一阶段会过一遍自检清单，这里分享一下：

这个清单是我每次发板前都会在PCB编辑器里逐项核对的内容，已经帮我拦住了不少问题。

最后再分享一个个人习惯：网口layout完成后，我会在板厂打样前让板厂出阻抗测试报告和叠层确认单，同时用SI软件对MDI差分线做一遍简单的阻抗连续性检查。打样回来后，先用示波器挂差分探头看一下PHY输出的眼图，再跑高负载吞吐量测试，顺序不要乱。这些步骤看着多，但能让网口问题在设计阶段就被拦住，而不是等板子回来了在实验室里加班熬夜找原因。