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以太网接口这块，平时看原理图觉得挺简单：一颗PHY芯片、一个网络变压器、一个RJ45座子，连上几根线就能跑。可真到了自己设计、打板、调通，尤其从百兆产品升级到千兆方案时，才会发现水比想象中深得多。我前后做过几版带以太网接口的板子，从最早ST的STM32F407配LAN8720跑100M，到后来用国产PHY做千兆交换和网口扩展，踩过的坑攒了不少。这篇文章就把我实际画图、布板、调试过程中的经验整理出来，从百兆和千兆的物理层差异讲起，到PHY选型、变压器选配、PCB关键布线，再到真实项目中“百兆正常、千兆疯狂报CRC错误”的排查案例，一次说透。

先说这篇内容适合谁。如果你正准备画第一块带网口的板子，或者手里的板子从百兆升级到千兆后出现丢包、断连、速度上不去的问题，那这篇文章可以直接当参考手册用。我会尽量把每个关键选择背后的原因讲清楚，而不是只丢结论。

1. 百兆和千兆，差距不只是“快四倍” —— 先理解物理层

不少同学以为千兆就是把百兆的线速提到十倍、四倍，时钟改一改就行。真不是。百兆以太网和千兆以太网从物理层编码、线对使用数量到时钟频率，整个传输机制都不一样。设计电路之前，先把这些底层差异搞明白，后面很多布线、选型的决策就自然有答案了。

1.1 线对数量与传输方向：两对线和四对线的本质区别

10/100M以太网（100BASE-TX）用的是五类双绞线里的两对线：一对发送，一对接收。也就是说，百兆以太网天然就是全双工的两对线结构，一对TX、一对RX，互不干扰。

千兆以太网（1000BASE-T）则完全不同。它需要同时使用全部四对线，每一对线都既发又收，通过混合电路和回声抵消技术实现双向传输。这意味着千兆PHY芯片的模拟前端复杂度远高于百兆PHY，而且对四对差分信号的对称性、串扰控制要求都更严格。

这个差异带来一个直接的硬件影响：百兆接口的磁性变压器只需要两对（1/2、3/6脚对应的一发一收），而千兆接口的磁性变压器必须支持四对线，也就是1/2、3/6、4/5、7/8全部都要用上。很多人在选变压器时只看封装和速率标称，结果百兆变压器用在千兆上只通了百兆，或者干脆不通，原因就在这里。

1.2 编码方式和时钟频率：从MLT-3到4D-PAM5

百兆100BASE-TX采用MLT-3编码，逻辑数据经过4B/5B编码后，再通过MLT-3调制到线缆上传输，有效数据率100Mbps，线缆上的符号速率是125Mbaud，对应的时钟频率125MHz。

千兆1000BASE-T采用的编码方式是4D-PAM5，每对线上用5电平脉冲幅度调制，四对线并行传输，每对线的符号速率依然是125Mbaud，但通过5级电平、每符号携带更多比特，实现了四对线合计1000Mbps的速率。

换句话说，千兆并没有把时钟频率从125MHz拉到1000MHz，而是把编码维度做复杂了。这个特性对EMC和信号完整性是利好，因为时钟频率没有大幅升高，但代价是接收端的均衡和判决算法极其复杂，对线路中的噪声、串扰、回波更敏感。这也是千兆系统里对连接器、变压器、PCB布线的一致性要求远超百兆的根本原因。

1.3 对电路设计的连锁影响

理解了上面两点，很多“为什么千兆板卡要求这么苛刻”的问题就都能解释。四对线同时收发意味着任何一对线的回流、串扰都会直接影响另外三对；PAM5五电平意味着噪声预算更紧凑，哪怕几十毫伏的干扰都可能造成误码；而全双工同线对收发则要求变压器的共模抑制、回波损耗特性必须足够好，否则本地发送信号泄漏到接收路径上，就直接表现为CRC错误或者Link不稳定。

这些底层特性落到设计上，就是千兆接口对差分阻抗、串扰隔离、电源纹波、时钟精度、变压器品质的要求全面升级。我在实际项目里最直观的感受是：百兆板子用普通两层板、走线随意点也能跑，千兆板子如果不严格控制阻抗和等长，量产时良率和一致性肯定出问题。

2. 接口电路整体设计拆解 —— 从PHY选型到变压器配置

明确物理层差异之后，进入方案设计。这一节把整个以太网接口链路拆开讲一遍，从最靠近主控的PHY芯片，到中间的磁性变压器，再到对外连接的RJ45座子，每一个环节的选型和设计思路都过一遍。

2.1 PHY芯片选型：接口模式比速率参数更关键

很多刚入门的朋友选PHY只看两个参数：速率和价格。实际项目里最需要考虑的反而是PHY与MAC（主控内置的以太网控制器）之间的接口模式。

常见的数据接口模式有三种：MII、RMII、GMII、RGMII（可细分为多种变体）。MII用于百兆，信号线数量多，时钟25MHz；RMII是MII的精简版，信号线从16根减到7、8根，时钟50MHz，但需要外部50MHz时钟源同时提供给MAC和PHY；GMII用于千兆，信号线数量非常多，达到24根左右，设计复杂，基本只在FPGA或老式交换芯片上看到；RGMII是目前千兆最主流的接口，信号线减少到12根左右，时钟125MHz，DDR双沿采样，对PCB等长和时钟质量要求更高。

选型时要注意三点。第一，确认主控MAC支持哪种接口模式，比如很多MCU只有RMII或者简化的MII，这时只能选对应模式的PHY。第二，注意RMII的时钟方案，有些PHY可以自行产生50MHz供MAC使用，有些需要MAC侧输出或外部晶振/有源晶振分配，接错了直接不通。第三，RGMII的时序调整寄存器（TXDLY/RXDLY）非常关键，不同PHY的默认值不一样，硬件上可能需要预留串阻或者直接靠软件配置，画板前要查清datasheet。

另外，千兆PHY基本都向下兼容百兆和十兆，所以在硬件设计上通常会直接按千兆方案设计，同时兼容百兆环境使用。百兆PHY则不具备千兆能力，如果产品后期有升级千兆的计划，前期直接选千兆PHY能省掉改板的事。

2.2 网络变压器：不是可选项，是必选项

网络变压器在以太网接口里承担四大职责：信号耦合、直流隔离、共模抑制、阻抗匹配。它把PHY侧和线缆侧的直流电位完全隔开，同时把PHY的差分信号耦合到双绞线上，还能抑制共模干扰通过网线传导。

百兆设计里，变压器需要支持两对线，常见的型号如HR911105A（集成RJ45座），或者独立封装的变压器比如16PIN、20PIN的产品。千兆设计里，变压器必须支持四对线，至少需要8个绕组位置，常见的是24PIN或32PIN封装，例如 Pulse H5007、Belfuse 0826 等经典料号。选变压器时主要看三点：速率等级（明确标识支持1000BASE-T）、匝数比（通常1:1）、共模电感的插入损耗和回波损耗指标。

实际项目中我遇到过不少因为变压器选错导致的问题。比如百兆方案套用到千兆PHY上，因为只有两对绕组的隔离，Link始终只能协商到100M；再比如变压器某些引脚悬空处理不对，导致共模电感失效，EMC测试辐射超标。所以千兆设计建议直接选四对绕组的专用千兆变压器，不要抱有侥幸心理。

2.3 RJ45方案：分体式还是集成式？

RJ45连接器和网络变压器的组合方式有两种常见路线：一是分体式，即单独一个RJ45座加一个独立网络变压器；二是一体式，即RJ45座内部集成变压器，甚至集成共模电感、电阻电容等。

分体式的好处是变压器选型灵活，容易替换，故障时能单独更换，布局时变压器可以靠近PHY放置，走线更短。缺点是BOM多一颗物料，贴片成本略高，占板面积也更大。一体式座子则简化了BOM和装配，整体美观，很多工业控制板卡和开发板都在用，比如经典的HR911105A就是百兆集成座，千兆的集成座如JKGX01-048等也很多。

我自己画板时更倾向于分体式设计，理由是可以精确控制PHY到变压器之间的走线长度和阻抗参考，而且调试时如果怀疑变压器问题，方便用同型号替换验证。尤其是做千兆时，PHY到变压器之间这段高速信号走线完全由自己掌控，利于保证信号质量。当然，如果结构空间紧张或者追求装配效率，一体式也是成熟方案，注意选有牌子的座子，杂牌座的内部变压器参数经常虚标，千兆状态下容易出问题。

2.4 主控侧选择与硬件预留

主控侧要根据方案需求选好MAC：单片机如STM32F407/429内带百兆MAC，配合RMII接口的PHY可以跑100M；如果想跑千兆，可以考虑内置千兆MAC的应用处理器（很多ARM Cortex-A系列芯片）或者外接PCIe/USB转千兆网卡芯片。工业领域常用的还有FPGA加外部PHY组合，比较灵活，但设计工作量更大。

硬件预留方面，建议把PHY的中断输出、复位引脚、LED状态指示引脚全部拉出来，不要觉得“软件用不到就不画”。实际调试时这些信号非常有用，特别是PHY的Link/Activity指示，配合示波器能快速判断链路是否建立。另外，MDIO管理接口必须严格规划，它是配置PHY寄存器的唯一通道，调试时几乎离不开。

3. 从百兆到千兆，PCB布线与电路细节全解析

如果说外围电路是“搭骨架”，布线和细节处理就是“定生死”。同一颗千兆PHY、同一颗变压器，板子画得好不好，直接决定量产时千兆是否稳定。这一节是整套设计里最值得花时间的部分，我尽量把控制点和参数写具体。

3.1 差分线对布线与100欧姆阻抗控制

以太网的TX±、RX±每对差分信号的差模阻抗必须控制在100欧姆±10%范围内，千兆信号更是建议控制在100欧姆±5%。设计前要向板厂确认叠层结构，算出合适的线宽和线距。常规1.6mm四层板，表层到参考平面约0.1mm时，差分线宽约0.15mm、间距约0.15mm左右能逼近100欧姆，但不同板材、不同PP片厚度会有差别，务必让板厂出阻抗报告确认。

布线时，差分对的两根线要尽量靠近，保持平行等距，避免出现一段宽一段窄、一段密一段疏。差分对内不要出现过孔，如果实在绕不开，要在过孔附近做阻抗补偿，并且保证两根线打过孔的位置尽量对称，减少不连续性。在PHY芯片到变压器之间，我习惯用100欧姆差分微带线，并且把所有差分走线尽量控制在30mm以内。百兆可以放宽到50～75mm，千兆最好严格一些，留足裕量。

3.2 等长控制：到底要差多少？怎么算？

RGMII接口的TX和RX分别是独立的四bit数据总线加时钟，每组内部需要做等长控制。RGMII内部要求时钟和数据之间的skew控制极严，datasheet通常要求在几百ps甚至几十ps级别，换算成PCB走线长度，大约每英寸对应165ps的延时。举例来说，如果要求skew小于50ps，那么时钟线和数据线的长度差应控制在约0.3英寸以内，实际工程中我会留到200mil以内的长度差，约20ps级别，保证温度、工艺误差下依然安全。

MII/RMII接口的时序余量相对充足，尤其是RMII，50MHz的DDR采样，数据与时钟长度差控制在±500mil内问题不大，但仍不建议随便拉长。千兆RGMII对等长敏感，所有TX组和RX组的信号，尽量保证从PHY到MAC之间长度差在50mil以内，并且统一走在同一层，避免过大过孔数量差异引入额外延时。

3.3 隔离带、参考平面与布局要点

这个属于布线的“隐藏分”。千兆差分线下方必须有连续、完整的参考平面，不能跨分割，不能有信号线横穿。如果差分线跨过电源/地分割槽，回流路径被迫绕路，会引入很大的共模噪声，严重时会让Link直接跑不起来，或者表现为千兆经常掉线、百兆时好时坏。

PHY、变压器、连接器三者之间的布局也有讲究。按信号流向为PHY到变压器到RJ45，各段间距尽量短。变压器下方要挖空参考平面，不让变压器初级侧的噪声耦合到次级侧，同时磁珠和电容按datasheet推荐的电源滤波电路放置，尽量靠近PHY电源引脚。RJ45外壳的“Chassis GND”需要单独处理，通过高压电容和电阻连接系统地，这个在EMC测试中非常重要。

3.4 电源和时钟：两个容易被忽视的坑

PHY数字部分和模拟部分通常需要不同电源域，或至少经过磁珠/电感隔离。千兆PHY内部PLL和模拟前端对电源纹波敏感，我遇到过一块板子千兆时偶尔丢包，最终定位是PHY模拟电源纹波接近50mV，换了个低ESR的LDO之后问题消失。电源滤波建议参考datasheet的推荐电路，通常包含1uF、0.1uF、10nF多颗电容并联，靠近引脚放置。

时钟方面，百兆PHY用25MHz晶振，千兆PHY通常也用25MHz晶振，但如果是RGMII模式，MAC侧还需要125MHz的参考时钟，很多PHY可以从25MHz晶振内部倍频产生125MHz的GTX_CLK供给MAC。这里要注意，晶振的负载电容必须按datasheet推荐值选，否则起振不稳或频偏过大，会直接导致CRC错误甚至无法完成Link。另外，时钟走线远离所有高速信号和电源变换器，尽量包地处理。

4. 实操案例复盘：百兆正常、千兆CRC大量错误的排查过程

下面把我在实际项目里遇到的一个典型问题完整复盘出来。这个问题的现象和排查路径，恰好对应热词里“YT8521百兆正常、千兆出现接收硬件CRC很多错误”的场景，很有代表性。

4.1 现象描述与初步判断

那是一个基于国产PHY YT8521的板卡，主控的千兆MAC通过RGMII接口连接PHY。样品第一次上电，用测线仪和百兆交换机测试发现百兆Link完全正常，ping包、大文件传输都没问题。但把交换机换成千兆后，Link能协商到1000M，可传输数据时CRC错误数量极多，大包基本传不过去，小包也有部分丢包。

一开始我怀疑软件配置不对，特别是RGMII的时钟延展寄存器。YT8521这类PHY对RX延时有几种配置方式，默认值可能和主控不匹配。于是反复调整软件里的TXDLY、RXDLY，现象有轻微变化但无法彻底消除。排查到这里基本确认，问题大概率在硬件物理层。

4.2 从信号完整性和焊接质量逐项检查

接下来按顺序做了四步检查。第一步，用显微镜检查PHY、变压器、RJ45等关键器件的焊接情况，特别关注PHY底部焊盘虚焊、变压器引脚的桥连。第二步，用万用表检查PHY各电源域的对地阻抗，确认没有短路和超低阻。第三步，用示波器测25MHz晶振波形，发现频率正常但波形边沿偏缓、幅度偏低，怀疑晶振负载电容匹配不当，这个后来也印证了。第四步，也是最关键的一步，用网络分析仪看PHY到变压器、变压器到RJ45的差分走线阻抗，测出来发现其中一对线的特性阻抗只有80欧姆左右，偏离目标值20%。

当时板子是两层板设计，无法严格保证差分阻抗，走线宽度和间距又没有用阻抗工具算过，纯粹靠经验画的，这为千兆故障埋下了伏笔。百兆对阻抗要求相对宽松，所以百兆下表现尚可；千兆的模拟前端对阻抗匹配要求高，失配直接导致反射能量过大，接收误码率飙升，错误帧数自然居高不下。

4.3 最终根因与处理方法

问题的根因就是差分阻抗失控加晶振波形质量差，两者叠加导致百兆可用、千兆出错。处理方法分三步：一是重新画板，把两层板改成四层板，以完整的地平面为参考层，所有以太网差分对用阻抗计算工具算好线宽线距，控制目标100欧姆±10%，送板厂时明确要求做阻抗测试；二是将晶振负载电容从22pF换成datasheet建议的18pF，并调整晶振周边布线，让时钟波形更干净；三是在软件里为YT8521显式设置了RGMII接收延时寄存器，不依赖其默认值。

改板后再测，千兆大包传输稳定，连续跑一晚上长时间吞吐测试，CRC错误计数从每分钟上万降到0。这个案例给我的教训是：千兆设计完全不能靠“百兆也没事”的侥幸心态，阻抗和时序必须实打实地控制住。

4.4 为什么这类问题总是出现在“百兆升千兆”时

仔细想想，这类问题的本质是百兆方案的设计裕量很大，很多不理想设计在百兆下能正常运作，但千兆的PAM5编码和多对线同时收发机制把余量吃光了。硬件设计上任何一点瑕疵都会被放大：阻抗失配增加反射、串扰恶化信噪比、电源纹波干扰PLL、时钟边沿过缓造成判决抖动、变压器共模抑制不足泄露本地发射信号。所以千兆设计必须从立项开始就按“高标准”执行，不要等测试发现错误再回头补。

5. 常见坑点速查：从ESP32+LAN8720到千兆量产的经验记录

最后把平时社群、论坛里高频出现的几个问题和我的实操经验整理出来。热词里提到的“ESP32连接LAN8720以太网模块常遇到的3个问题”很有代表性，这里一并展开，并补一些千兆场景下的其他坑。

5.1 ESP32连接LAN8720的三个典型问题及解决

第一个问题是Link建立不了，模块上的黄灯常亮、绿灯不闪。最常见原因是RMII参考时钟没配对。ESP32的RMII时钟既可以由外部50MHz有源晶振提供，也可以由ESP32内部APLL产生，两种方式在软件初始化里必须对应设置。如果硬件上接了外部晶振但软件里配成了内部时钟源，PHY收不到有效时钟，Link自然建立不了。解决办法是先确认硬件电路有没有50MHz有源晶振，然后按实际电路配置软件时钟源选择。

第二个问题是能Link但ping不通，或者传输速度极低。这种情况多数是网络变压器的中心抽头接法不对。LAN8720模块的变压器中心抽头一般需要接3.3V或通过电容接地，具体要看模块资料，接错会导致信号幅度异常，握手能完成但数据通不了。还有可能接的是劣质变压器的一体式座子，插入损耗大，信号衰减严重。

第三个问题是ESP32复位后PHY不工作。这个常见原因是PHY的复位脚被ESP32某个GPIO控制，启动时序不对，软件里没有正确拉高复位信号并等待PHY就绪。解决办法是把PHY复位引脚接到一个确定的GPIO，在初始化时先拉低再拉高，延时至少10ms以上再开始配置PHY寄存器。另外，如果复位引脚悬空，某些PHY因内部上拉状态不对可能无法正确启动。

5.2 新手易错点汇总表

5.3 快速验证工具与调试手法

调试以太网接口，我常用的工具和手法有这几套。最基础的是网口指示灯和测线仪，能快速判断物理链路通断和线序。其次是看PHY寄存器，通过MDIO读写工具（可以用单片机I2C转MDIO的脚本，或直接用主控调试口）查看链路状态寄存器、自动协商结果寄存器、错误计数寄存器，定位问题方向很快。

工具到位后，用iperf做吞吐测试，分别测试TCP和UDP，观察是否有大量重传和丢包。如果目标测出CRC错误增多，很多PHY寄存器里有接收错误计数，直接读就能看到数字跳变。配合示波器测量RGMII接口的数据与时钟时序，能确认MAC和PHY之间的连接是否正常，再用差分探头测TX±差分信号眼图，可以评估PCB布线质量。

量产阶段建议做温度循环和长时老化测试，因为很多千兆问题在常温下偶发，高温或低温时才暴露出来。我曾经遇到过一批板子，常温千兆跑到900Mbps，放到高温箱里跑到60度后开始大量丢包，最终定位是电源降压芯片热漂移导致PHY模拟电源电压跌落，换了裕量更足的方案才解决。

写在最后的个人体会

这几年经手以太网接口项目，最深的体会是：百兆设计可以靠“运气”成功，千兆设计必须靠“工程”成功。所谓工程，就是在原理图阶段把PHY选型、时钟、变压器、阻抗控制这些事都提前想清楚，而不是等板子打出来再靠调软件硬填坑。特别是RGMII的时序、差分阻抗、参考平面的连续性，这三样只要有一项长期处于临界状态，量产时绝对会以奇怪的方式还回来。

还有一个容易被忽略的经验：拿到一个不熟悉的PHY芯片，第一件事不是画原理图，而是把datasheet里“Recommended Circuit”部分完整抄一遍，所有电阻电容位置、取值、电源连接方式，先照做再优化。很多返工都是因为设计师在推荐电路上自作主张省元件，省到最后发现稳定性就是差那么一点。对我来说，以太网接口设计真正成熟的标志，不是第一次跑通千兆，而是同一块设计在不同批次物料、不同温度环境下都能持续稳定地跑满速。希望这篇实战记录能帮你少走几段弯路，如果你正在调试的板子出现了类似现象，不妨按前面几个步骤逐项排查，多半能找到突破口。