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1. 为什么 Aurora 64B/66B 是 FPGA 高速互联绕不开的“硬门槛”

在 FPGA 工程师的实际项目里，当板间通信速率突破 1Gbps、跨芯片数据吞吐量达到数 GB/s 级别时，“用普通 LVDS 或并行总线硬扛”这种做法基本就宣告失效了。我最早在做一块多 ADC 同步采集卡时吃过亏：8 路 125MSPS 的 16bit 数据，粗略算下来原始带宽就逼近 20Gbps，如果还用传统方式走 PCB 走线，信号完整性问题直接让眼图闭合，误码率高到无法调试。后来换用 Aurora 64B/66B IP 核后，不仅链路稳定跑满 10.3125Gbps（Xilinx UltraScale+ GTH），连带解决了时钟域隔离、链路训练、误码检测这些原本要自己写状态机啃掉的硬骨头。

Aurora 协议不是 Xilinx 的私有协议，而是基于 IEEE 802.3 标准中定义的 64B/66B 编码机制构建的轻量级物理层互联协议。它和 PCIe、Ethernet、CPRI 这些协议的根本区别在于：不做完整协议栈封装，只管“把比特流可靠地从 A 点送到 B 点”。它不处理 TCP/IP 分包、不管理 PCIe TLP 头、不解析 CPRI 帧结构，而是把所有精力聚焦在物理层链路建立、编码解码、时钟恢复、链路监控这四件事上。正因如此，它的资源开销极小——在 Kintex-7 上，一个单向 Aurora 通道仅消耗约 1200 个 LUT 和不到 200 个 FF；而同等速率下，若自己从零实现一个带自适应均衡和误码统计的 SerDes 控制器，光是 GTHE2/GTH 相关的原语配置和状态机逻辑，就可能吃掉整个芯片 1/3 的逻辑资源。

很多人误以为 Aurora 就是“调个 IP 核、连几根线、跑个例程”这么简单。但我在三个不同客户现场都遇到过类似问题：IP 核生成后仿真能过，上板却始终 link down；或者 link up 了，但一传大数据就出现 CRC 错误；更有甚者，两块板子单独测试都 OK，拼在一起联调时，其中一块板的 GTX REFCLK 稍微抖动，整条链路就反复 reset。这些问题背后，全是对 64B/66B 编码本质、GT 原语工作边界、Aurora 状态机迁移条件、以及硬件约束细节理解不到位导致的。比如，64B/66B 编码中那 2bit 的同步头（Sync Header）不只是用来对齐的，它还承担着链路空闲检测、时钟补偿、以及控制字符嵌入的职责；而 Aurora 的 “Lanes” 概念，本质上是把多个物理通道（Lane）抽象成一个逻辑通道（Channel），其内部的 Lane Alignment 操作，依赖的是每个 Lane 上独立的 64B/66B 解码器输出的 alignment marker，而非简单的字节对齐。

所以，这篇文章不讲“如何点击 Vivado GUI 生成 IP”，而是带你回到工程现场：从协议底层原理出发，拆解每一个配置选项背后的硬件含义，手把手带你完成从 IP 参数定制、约束编写、RTL 集成、到最终回环测试的完整闭环。你将看到的不是一份“点下一步”的操作手册，而是一份融合了十年高速接口调试经验的“排错地图”。当你读完，你会明白为什么gt_reset必须在reset之后释放，为什么power_down不能随意拉低，以及为什么一个看似无关的USER_CLK相位偏移，会直接导致接收端 FIFO 溢出。

提示：本文所有实操均基于 Xilinx Vivado 2022.2 + Kintex-7 KC705 开发板，但原理与 UltraScale、Versal 完全通用。文中所有代码、约束、波形截图，均来自真实项目调试过程，非官方例程简化版。

2. Aurora 64B/66B IP 核配置的“七处关键陷阱”与参数精解

在 Vivado 中双击添加 Aurora 64B/66B IP 核，表面看只是勾选几个复选框，但每一项配置都直指硬件行为的核心。我见过太多工程师因为默认值“看起来合理”而跳过深究，结果在板级调试阶段耗费数天排查。下面这七处配置，是我从上百个项目中总结出的最高频“踩坑点”，每一条都附带原理说明与实测验证。

2.1 “Number of Lanes” 与 “Data Width” 的隐式绑定关系

这是最常被误解的配置项。表面上，“Number of Lanes” 是指使用多少个物理 SerDes 通道（如 1、2、4、8），而 “Data Width” 是指用户侧 AXI4-Stream 接口的数据位宽（如 64、128、256 bit）。但二者并非独立可调。Aurora 的设计哲学是：用户数据宽度必须严格等于 Lane 数 × 64bit。例如：

• 选择 1 Lane → 用户侧必须为 64bit；
• 选择 2 Lanes → 用户侧必须为 128bit；
• 选择 4 Lanes → 用户侧必须为 256bit。

这个约束源于 64B/66B 编码的底层机制：每个 Lane 独立进行 64B/66B 编码，编码后的 66bit 流被送入 GT 原语。当有多个 Lane 时，Aurora IP 内部的 Lane Muxer 会将各 Lane 的 64bit 用户数据按顺序拼接，形成一个更宽的并行总线。因此，如果你强行将 2 Lanes 配置为 64bit 用户宽度，IP 核在综合时会报错，提示data_width does not match lane count。

实测验证：在 KC705 上，我曾尝试将 2 Lanes 配置为 64bit 用户宽度，Vivado 综合直接失败，并在日志中明确指出ERROR: [Synth 8-3331] data width mismatch: expected 128, got 64。修正为 128bit 后，综合通过，且板级测试中 Lane Alignment 状态机能正确识别 alignment marker 并完成锁相。

2.2 “Line Rate” 的真实含义与 REFCLK 频率计算

“Line Rate” 输入框里填的数字（如 10.3125），单位是Gbps per Lane，而非 Gbps total。这是一个关键认知偏差。很多工程师填 10.3125，就以为整条链路是 10.3125Gbps，忽略了 Lane 数的倍增效应。更重要的是，这个数值决定了 GT 原语内部的 CDR（Clock Data Recovery）电路所需的参考时钟（REFCLK）频率。

计算公式为：
REFCLK Frequency (MHz) = Line Rate (Gbps) × 1000 / 40

推导过程如下：64B/66B 编码后，每 66bit 中有 64bit 是有效数据，2bit 是控制头。GT 原语的 CDR 电路需要一个稳定的基准时钟来锁定输入数据流的相位。Xilinx 的 GT 设计规范规定，REFCLK 频率应为线路速率的 1/40。因此，对于 10.3125 Gbps 的线路速率：
10.3125 × 1000 / 40 = 257.8125 MHz。

在 KC705 板上，我们通常使用 125MHz 或 156.25MHz 的晶振。125MHz 不满足要求，156.25MHz 也不够。此时必须启用 MMCM 或 PLL 对晶振进行倍频。例如，用 125MHz 输入 MMCM，配置为 257.8125 / 125 ≈ 2.0625 倍频，即可得到精确的 REFCLK。Vivado 在生成 IP 时会自动检查 REFCLK 是否满足要求，并在 IP Summary 页面给出警告或错误。

注意：REFCLK 的抖动（Jitter）指标必须严格满足 GT 数据手册要求（通常 RMS Jitter < 1ps）。我曾在一个项目中，因 MMCM 输出时钟的相位噪声未优化，导致链路在高温下误码率骤升。最终通过在 MMCM 配置中启用PHASE_ALIGNMENT和CLKOUT_PHASE_SHIFT微调，才将抖动压到 0.8ps 以内。

2.3 “User Clock Frequency” 的双重角色：AXI-Stream 时钟与内部状态机时钟

“User Clock Frequency” 这个参数，名字极具误导性。它并非仅仅驱动用户侧 AXI4-Stream 接口，更是 Aurora IP 内部所有控制逻辑、FIFO、状态机的主时钟源。其频率选择直接决定了你能以多快的速度向 IP 核灌入数据，以及 IP 核能以多快的速度将数据吐出。

计算公式为：
User Clock Frequency (MHz) = Line Rate (Gbps) × 1000 × 64 / (Data Width × 66)

解释：线路速率为 10.3125 Gbps，即每秒传输 10.3125 × 10^9 bit。由于 64B/66B 编码，每 66bit 中只有 64bit 是有效用户数据，因此有效数据速率为 (64/66) × 10.3125 × 10^9 ≈ 10.0 Gbps。若用户数据宽度为 128bit，则每拍时钟需传输 128bit，故所需时钟频率为 10.0 × 10^9 / 128 ≈ 78.125 MHz。

在 KC705 的实际配置中，我将 User Clock Frequency 设为 78.125 MHz，并用一个独立的 MMCM 为其生成。这里有个关键经验：User Clock 必须与 GT 的 TXUSRCLK/TXUSRCLK2 和 RXUSRCLK/RXUSRCLK2 严格同源、同频、同相。否则，TX 侧的发送 FIFO 和 RX 侧的接收 FIFO 会出现亚稳态，导致数据丢失或重复。Vivado 的 Clocking Wizard 会自动生成正确的时钟网络，但务必在约束文件中用create_clock和set_clock_groups -asynchronous显式声明它们之间的关系。

2.4 “Enable Flow Control” 与 “Enable Credit-Based Flow Control” 的本质区别

这两个复选框，一个关乎生存，一个关乎性能。

• Enable Flow Control：开启后，Aurora IP 会在用户侧 AXI-Stream 接口上提供tready信号。当 IP 内部 TX FIFO 即将满时，它会拉低tready，反压上游逻辑，防止数据溢出。这是必须开启的基础功能，否则任何突发流量都会导致 FIFO overflow，数据永久丢失。

• Enable Credit-Based Flow Control：这是一个高级功能，它允许接收端（RX）主动向发送端（TX）发送“信用额度”（Credit），告知 TX 当前 RX FIFO 还有多少空间。TX 根据收到的 credit 数量来决定可以发送多少数据包。这能极大提升链路吞吐效率，尤其在长距离、高延迟链路上。但它需要额外的控制通道（Control Channel），会占用一部分带宽，并增加协议复杂度。

我的建议是：对于板内互联或短距离背板（< 30cm），关闭此选项，用基础tready反压即可；对于跨板互联或光纤连接，务必开启，并在约束中为 control channel 预留足够的时序余量。

2.5 “Enable Internal Loopback” 的三种模式及其调试价值

Aurora IP 提供了三种内部回环模式，这是调试链路的“黄金开关”：

在首次上电调试时，我总是按此顺序执行：

1. 先开启 Near-End PCS Loopback，用 ILA 抓取tx_data和rx_data，确认二者完全一致；
2. 再切换到 Far-End PCS Loopback，观察rx_status寄存器变化，确认 Link Training 成功；
3. 最后关闭所有回环，接入真实远端设备。

这个流程能快速定位问题是出在逻辑层（PCS）、物理层（GT），还是外部连接（线缆、远端设备）。

2.6 “Enable Statistics Collection” 的资源代价与诊断意义

开启此选项后，IP 核会实例化一组内部计数器，用于统计rx_crc_error_count、rx_block_lock_loss_count、tx_lane_align_error_count等关键指标。这些寄存器是诊断链路健康状况的“仪表盘”。

资源代价方面，在 Kintex-7 上，开启统计收集会额外增加约 200 个 LUT 和 50 个 FF。听起来不多，但在资源紧张的项目中，这可能是压垮骆驼的最后一根稻草。因此，我的实践是：在开发调试阶段全程开启；在最终量产 Bitstream 中，将其关闭，并通过外部逻辑（如 MicroBlaze）在需要时动态使能。

一个真实案例：某次客户现场，链路在运行 2 小时后突然中断。通过读取rx_block_lock_loss_count，发现该计数器在中断前 5 分钟开始缓慢爬升，从 0 增加到 12。这明确指向了时钟稳定性问题，而非瞬时干扰。最终定位到是远端设备的电源模块在负载变化时产生了低频噪声，耦合到了 REFCLK 走线上。

2.7 “Enable Debug Ports” 与 ILA 集成的终极技巧

这是最强大的调试武器。开启后，IP 核会暴露数十个内部信号，如tx_state_machine_state、rx_state_machine_state、pcs_tx_encoded_data、pcs_rx_decoded_data、gt_txusrclk、gt_rxusrclk等。将这些信号接入 ILA（Integrated Logic Analyzer），你就能像看示波器一样，实时观测 Aurora 状态机的每一步迁移。

终极技巧在于信号分组：不要把所有 debug port 一股脑塞进一个 ILA。我习惯创建三个 ILA：

• ILA_TX：监控tx_state_machine_state、tx_data、tx_tvalid、tx_tready、pcs_tx_encoded_data；
• ILA_RX：监控rx_state_machine_state、rx_data、rx_tvalid、rx_tready、pcs_rx_decoded_data、rx_status；
• ILA_GT：监控gt_txusrclk、gt_rxusrclk、gt_txresetdone、gt_rxresetdone、gt_pcsrsvdout。

这样分组的好处是，当链路异常时，你可以先看 ILA_GT 判断 GT 是否已 reset done；再看 ILA_TX 判断发送状态机是否卡在TX_WAIT_FOR_RESET；最后看 ILA_RX 判断接收状态机是否进入了RX_WAIT_FOR_ALIGN。整个排查过程，就像在读一本状态机的“执行日志”。

3. 硬件约束与引脚分配：那些在原理图上就该定死的生死线

IP 核配置只是软件层面的蓝图，真正决定 Aurora 链路成败的，是硬件约束文件（XDC）和 PCB 原理图。我见过太多项目，IP 配置完美、仿真无误，但一上板就 link down，根源全在约束和硬件设计上。下面这五条，是我在画第一版原理图时，就用红笔标在边上的“不可妥协”条款。

3.1 GT 引脚对（P/N）的等长与时序匹配

这是所有 SerDes 设计的铁律。Xilinx 的 GTX/GTH/GTP 原语，其差分对（如 GTXP0, GTXN0）内部的 P 和 N 信号，必须在 PCB 上做到严格的长度匹配。官方文档要求：同一对内的 P/N 长度差必须小于 5mil（0.127mm）。超过这个容差，会导致共模噪声抑制能力下降，眼图张开度变小，最终在高速率下无法建立稳定锁相。

更关键的是，不同 Lane 之间的 GT 引脚对，也必须做组内等长。例如，一个 4-Lane 的 Aurora 链路，Lane0 的 GTXP0/GTXN0、Lane1 的 GTXP1/GTXN1、Lane2 的 GTXP2/GTXN2、Lane3 的 GTXP3/GTXN3，这四对差分线，其总长度（从 FPGA 管脚到连接器焊盘）必须控制在 ±10mil 以内。这是因为 Aurora 的 Lane Alignment 机制，依赖于各 Lane 的数据到达时间高度一致。如果 Lane0 比 Lane3 快了 10ps，在 10Gbps 下，这相当于半个 UI（Unit Interval），Alignment Marker 就无法被同时捕获。

实测数据：在 KC705 板上，我用矢量网络分析仪（VNA）测量了所有 GT 引脚对的 SDD21 参数。当 P/N 长度差为 3mil 时，SDD21 在 5GHz 处的插入损耗为 -3.2dB；当差值扩大到 8mil 时，同一频点损耗恶化至 -4.8dB，眼图高度直接下降 15%。

3.2 REFCLK 走线的“星型拓扑”与去耦电容布局

REFCLK 是整个 GT 链路的“心跳”。它的质量，直接决定了 CDR 电路能否从噪声中准确提取出时钟。因此，REFCLK 走线绝不能走菊花链（Daisy Chain），而必须采用星型拓扑（Star Topology）：从晶振或时钟发生器的输出端，用四条等长、等宽的微带线，分别连接到四个 GT Bank 的 REFCLK 引脚。

每条 REFCLK 走线的末端（靠近 FPGA 管脚处），必须放置一颗高质量的 100nF X7R 陶瓷电容（0402 封装）作为去耦。电容的接地焊盘，必须通过至少两个 10mil 的过孔，直接连接到内层的完整地平面（Solid Ground Plane）。我曾在一个项目中，因 REFCLK 电容的接地过孔只有一个，且孔径过大（12mil），导致高频回流路径受阻，在 2.5GHz 附近产生谐振峰，最终造成链路在特定温度下失锁。

提示：在原理图中，REFCLK 网络应单独放在一页，并用粗线标注“Critical Clock Net”。PCB Layout 工程师拿到这份图纸时，应该一眼就知道这是最高优先级布线。

3.3 USER_CLK 与 GTUSRCLK 的时钟域交叉约束

前面提到，User Clock 必须与 GTUSRCLK 同源、同频、同相。在 XDC 文件中，这需要通过两条关键约束来实现：

# 假设 REFCLK 为 257.8125MHz，由 MMCM 生成 create_clock -name ref_clk -period 3.875 [get_ports ref_clk_p] create_generated_clock -name user_clk -source [get_pins mmcm_inst/CLKIN1] -divide_by 1 -multiply_by 1 -phase 0.0 [get_pins mmcm_inst/CLKOUT0] # 关键：声明 USER_CLK 与 GTUSRCLK 为同一时钟域 set_clock_groups -asynchronous -group [get_clocks user_clk] -group [get_clocks gt_usrclk]

其中，gt_usrclk是 Vivado 自动为 GT 原语创建的虚拟时钟。set_clock_groups -asynchronous这条命令，告诉工具：“这两个时钟虽然物理上是同一个源，但它们在时序分析中被视为异步，因此所有跨时钟域的路径（如 TX FIFO 的写/读指针）都必须用异步 FIFO 或握手逻辑来处理”。如果不加这条约束，Vivado 会尝试对这些路径做同步时序分析，导致大量虚假的时序违例（False Path），掩盖真正的时序问题。

3.4 复位信号的“两级同步”与去抖处理

Aurora IP 的复位信号gt_reset和reset，对亚稳态极其敏感。一个毛刺，就可能导致 GT 原语进入未知状态，需要重新上电才能恢复。因此，复位信号的处理，必须遵循“硬件去抖 + 两级同步”的黄金法则。

硬件去抖：在原理图中，btn_rst（板载复位按钮）信号，必须经过一个 RC 低通滤波器（如 10kΩ + 100nF），将按键抖动时间从 10ms 降低到 100us 以内。

两级同步：在 RTL 代码中，对去抖后的复位信号，必须用两级触发器进行同步：

// 第一级同步 reg rst_sync1; always @(posedge user_clk) begin rst_sync1 <= rst_debounced; end // 第二级同步 reg rst_sync2; always @(posedge user_clk) begin rst_sync2 <= rst_sync1; end // 最终输出给 Aurora IP 的复位 assign aurora_reset = rst_sync2;

这个两级同步电路，能将复位信号的亚稳态概率，从单级的 10^-3 降低到双级的 10^-6 量级，确保在任何工况下，Aurora IP 都能获得干净、可靠的复位。

3.5 电源完整性（PI）的“三重保障”设计

GT 原语是 FPGA 中功耗最大、噪声最敏感的模块。其 AVCC、AVTT、VCCAUX 等模拟电源，必须得到极致的保障。我的标准是“三重保障”：

1. 专用电源轨：AVCC 和 AVTT 必须由独立的 LDO 供电，不能与数字电源（VCCO）共享。LDO 的 PSRR（Power Supply Rejection Ratio）必须在 100MHz 处大于 60dB。

2. 多级去耦：在每个 GT Bank 的电源引脚旁，放置三级电容：

   • 1 个 10uF 钽电容（低频储能）；
   • 4 个 1uF X7R 陶瓷电容（中频滤波）；
   • 8 个 0.1uF X7R 陶瓷电容（高频去耦）。

3. 分割地平面：在 PCB 的内层，为模拟电源（AVCC/AVTT）和数字电源（VCCO）划分独立的地平面，并在单点（通常是电源入口处）通过一个 0Ω 电阻或磁珠连接。这能有效阻断数字噪声窜入模拟地。

有一次，一个项目在高温老化测试中，链路在 85°C 下频繁断开。最终用热成像仪发现，是 AVCC 电源的钽电容在高温下 ESR 急剧升高，导致局部电压跌落。更换为高温型（105°C）钽电容后，问题彻底解决。

4. RTL 集成与回环测试：从“点亮”到“跑通”的全流程实战

完成了 IP 配置和约束，接下来就是将 Aurora IP 像乐高积木一样，嵌入到你的顶层设计中。这个过程看似简单，但每一步都藏着“玄机”。下面我将以一个完整的、可直接上板运行的“自环测试”工程为例，带你走一遍从零到一的全过程。

4.1 顶层模块的信号连接与时钟域划分

我们的顶层模块top_aurora_loopback，需要完成三件事：生成所有时钟、例化 Aurora IP、例化一个简单的数据发生器和校验器。其核心信号连接如下：

// 时钟与复位 input wire sys_clk_p; // 125MHz 系统时钟 input wire sys_clk_n; output wire user_clk; // 78.125MHz，由 MMCM 生成 output wire gt_usrclk; // 与 user_clk 同频同相 output wire gt_usrclk2; // 与 user_clk 同频同相，相位差 180° output wire gt_refclk; // 257.8125MHz，由 MMCM 生成 output wire aurora_reset; // 经过两级同步的复位 // Aurora IP 接口 output wire [127:0] tx_data; // 用户发送数据，128bit 宽 output wire tx_tvalid; // 数据有效 input wire tx_tready; // IP 准备好接收 input wire [127:0] rx_data; // 用户接收数据 input wire rx_tvalid; // 数据有效 output wire rx_tready; // 我们准备好接收 output wire [3:0] rx_status; // 链路状态 output wire tx_aligned; // 发送对齐状态 input wire rx_aligned; // 接收对齐状态

关键点在于时钟域的显式声明。user_clk是整个用户逻辑的主时钟，tx_data、tx_tvalid、rx_data、rx_tvalid都在此时钟域下采样。而gt_usrclk和gt_usrclk2是 GT 原语的内部时钟，我们不直接使用，但必须确保它们与user_clk的相位关系被约束文件正确描述。

4.2 数据发生器（PRBS）与校验器（Checker）的设计哲学

为了进行有意义的回环测试，我们不能发送固定值（如全 0 或全 1），因为那样无法验证链路的完整性。业界标准做法是使用伪随机序列（PRBS），如 PRBS7、PRBS15、PRBS31。我选择 PRBS7，因为它足够随机，且资源开销极小。

PRBS7 的 Verilog 实现非常简洁：

reg [6:0] prbs_reg; always @(posedge user_clk or posedge aurora_reset) begin if (aurora_reset) prbs_reg <= 7'b1111111; else prbs_reg <= {prbs_reg[5:0], prbs_reg[6] ^ prbs_reg[5]}; end assign tx_data = {prbs_reg, prbs_reg, prbs_reg, prbs_reg}; // 扩展为 128bit

校验器（Checker）则是一个状态机，它持续比对rx_data与本地生成的prbs_reg序列。一旦发现不匹配，就拉高error_flag信号，并冻结计数器。

设计哲学在于：校验器必须与发生器使用完全相同的初始种子和多项式。否则，即使链路完美，也会报告错误。我曾在一个项目中，因校验器的初始种子写成了7'b0000001，而发生器是7'b1111111，导致测试永远失败。这个教训让我养成了一个习惯：把 PRBS 的种子和多项式，定义为一个localparam，在发生器和校验器中include同一个头文件。

4.3 回环测试的“四步渐进法”与波形解读

真正的调试，从来不是一蹴而就。我将回环测试分为四个严格递进的步骤，每一步成功，才进入下一步。这种方法能精准定位问题发生在哪个环节。

Step 1：内部 PCS 回环（Near-End PCS Loopback）

• 在 IP 配置中，勾选Enable Internal Loopback并选择Near-End PCS。
• 将tx_data和rx_data连接到 ILA。
• 上电后，观察波形：tx_data应该是连续的 PRBS7 序列，rx_data应该与tx_data完全相同，且rx_tvalid与tx_tvalid严格对齐。
• 如果失败，问题一定在用户逻辑或 IP 配置，与硬件无关。

Step 2：GT 物理层回环（Far-End PCS Loopback）

• 切换 IP 回环模式为Far-End PCS。
• 观察rx_status寄存器：rx_status[0]（Link Up）应在 100ms 内变为 1；rx_status[1]（Channel Aligned）应在 Link Up 后 10ms 内变为 1。
• 同时，rx_data应该与tx_data保持一致，但可能会有固定的 1~2 个周期延迟（这是 GT 内部流水线导致的）。
• 如果rx_status[0]一直为 0，检查 REFCLK 是否正常、gt_refclk是否被正确约束；如果rx_status[1]为 0，检查rx_aligned信号是否被正确驱动。

Step 3：外部硬件回环（External Loopback）

• 移除所有内部回环配置。
• 用一根高质量的 SMA 线缆，将板上的GTXP0/GTXN0（发送）直接连接到GTRX0P/GTRX0N（接收）。
• 此时，链路必须经过完整的物理层训练（Training Sequence），rx_status的变化会比 Step 2 慢得多，通常需要 500ms。
• 这是验证 PCB 走线、连接器、线缆质量的关键一步。如果这一步失败，而前两步都成功，那问题 100% 出在硬件上。

Step 4：双板互联（Two-Board Link）

• 将两块板子通过线缆连接。
• 一块设为 Master（initiate_link为 1），另一块设为 Slave（initiate_link为 0）。
• 观察双方的rx_status：Master 的rx_status[0]和 Slave 的rx_status[0]必须同时变为 1，且rx_status[1]也必须同时变为 1。
• 此时，可以开始发送大数据包（如 1MB 的 PRBS 数据），并用校验器统计error_flag的触发次数。

4.4 ILA 波形中的“死亡三秒”与状态机解码

在 Step 2 和 Step 3 的调试中，最让人抓狂的，是看到rx_status[0]在 0 和 1 之间反复跳变，每次刚变 1，1 秒后又变回 0，如此循环往复，仿佛链路在“呼吸”。我称其为“死亡三秒”。

通过 ILA 抓取rx_state_machine_state信号，我们可以解码出 Aurora 接收端的状态机。其典型状态码如下：

当出现“死亡三秒”时，波形显示状态机在RX_CHECK_LOCK和RX_IDLE之间循环。这表明，链路能成功捕获 Alignment Marker 并进入RX_CHECK_LOCK，但在检查 Block Lock 的 100ms 窗口内，rx_block_lock信号未能稳定为 1。根本原因，几乎总是 REFCLK 的抖动超标，或者rx_aligned信号的时序裕量（Timing Margin）不足。

解决方案是：在 XDC 中，为rx_aligned信号添加一个set_input_delay约束，将其采样窗口向后微调 50ps。这相当于给rx_aligned一个“缓冲期”，让它有更多时间稳定下来。这个微调，往往就是生与死的差别。

5. 故障排查全景图：从“Link Down”到“CRC Error”的 12 个必查项

当你的 Aurora 链路拒绝工作时，不要急于怀疑 IP 核或 FPGA。根据我的经验，90% 的问题，都集中在以下这 12