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做网络通信板卡的朋友应该都绕不开 RTL8211E 这颗千兆 PHY 芯片。我最早接触它是在一块工业控制板上，当时天真的以为照着开发板抄一版原理图就没问题了，结果板子打样回来之后千兆死活协商不上，最后折腾了三四天才发现是网络变压器中心抽头的接法出了问题。从那之后我就养成了一个习惯：每画一颗 PHY 芯片，都要把从原理图到 PCB 的每个环节重新捋一遍，尤其是那些数据手册里一笔带过、实际上特别容易埋雷的地方。

这篇内容就是基于我画过好几版 RTL8211E 相关板子的经验整理出来的。我会从芯片选型讲起，把原理图的电源、时钟、复位、MDI、MDIO、RGMII 这些模块逐一拆开，再讲 PCB 布局布线的关键规则，最后把我在调试过程中踩过的坑按排查链路的形式复盘一遍。无论你是第一次接触千兆 PHY 的硬件新人，还是已经画过几块网络板但想找找哪里有隐患的工程师，这篇文章都应该能给你一些参考。

1. RTL8211E 到底是什么角色：先理清它在整条链路中的位置

1.1 从 MAC 到网口的最后一公里

很多人第一次接触 PHY 芯片时会有一个疑问：既然 MCU 或 FPGA 内部已经自带以太网控制器了，为什么还要外挂一颗 PHY？这里面的关系其实可以类比成“要说话，还需要嗓子”。

以太网 MAC 负责的是数据链路层的逻辑，比如组帧、MAC 地址过滤、CRC 校验这些。但 MAC 本身不具备把数字信号变成能在网线上传输的模拟信号的能力。PHY 芯片干的事情就是物理层收发：把 MAC 送过来的并行数据转换成适合在双绞线上跑的差分模拟信号，同时把接收到的模拟信号还原成 MAC 能认的并行数据。RTL8211E 就是承担这个物理层转换的芯片。

RTL8211E 是 Realtek 推出的一颗千兆以太网 PHY，支持 10/100/1000Mbps 三种速率，接口上支持 RGMII 和 MII，基本覆盖了绝大多数 MCU、FPGA、SoC 的 MAC 侧接口需求。它最常见的搭配是：MAC → RGMII 接口 → RTL8211E → 网络变压器 → RJ45 座 → 网线。我画过的板子既有 STM32 通过 RMII 接口接它，也有 FPGA 通过 RGMII 接口接它跑高速数据采集的，整体兼容性在国产和海外物料里都算很稳的一颗芯片。

1.2 型号后缀别搞混：RTL8211E、RTL8211EG 的区别

选型时最容易踩的第一个坑就是型号后缀。RTL8211E-VB-CG 和 RTL8211EG-VB-CG 看起来差不多，实际上支持的 MAC 侧接口不一样。RTL8211E 走的是 RGMII/MII 这种并行接口，而 RTL8211EG 走的是 SGMII 这种串行接口。如果你的主控只有 SGMII 接口却买了 RTL8211E，那你得额外加一个接口转换芯片，原本的一颗 PHY 方案就变得很被动。

我自己的习惯是：RGMII 接口优先选 RTL8211E-VB-CG，工业级温度范围，QFN48 封装，手工焊接也没那么难。选型完还要留意后缀里的 VB-CG、EG-VB 这些编码，特别是走代理采购时，容易拿到错料。收到货后可以先查一下丝印，然后用万用表量一下特定引脚的对地阻抗，或者干脆等上电后读 PHY ID 寄存器来确认。

1.3 千兆 PHY 的物理层基础概念：为什么是四对差分线

千兆以太网 1000BASE-T 在网线上用的是四对线同时收发，和百兆只有两对线工作完全不同。这四对线在 RTL8211E 上对应的就是 MDI0±、MDI1±、MDI2±、MDI3± 四组差分对。每一对都用 PAM5 编码方式，在 125MHz 的时钟下同时双向传输，所以看起来是四对线“同时收发”的模式。

这一点对后面 PCB 设计影响很大：MDI 每一对都必须严格按差分信号处理，对间还要做等长控制，否则四对线的时序偏差会让链路协商降级，甚至直接协商不到千兆。我见过有的工程师把 PHY 到变压器的走线当成普通信号线随便拉，结果千兆协商始终失败，最后改版后才解决。

2. 原理图设计：把 RTL8211E 的每个功能模块画对

2.1 电源设计：去耦电容怎么摆，AVDD 和 DVDD 要不要分开

RTL8211E 的电源引脚有好几类：AVDD（模拟电源）、DVDD（数字电源）、DVDDIO（IO 电源），还有芯片内部的 1.0V 内核电压是由 LDO 产生的。外部基本上只需要提供一个 3.3V 电源即可，部分设计为了功耗优化会单独给 DVDDIO 供 2.5V，查看 data sheet 确认你用的接口电平即可，RGMII 如果主控是 3.3V，那 DVDDIO 直接接 3.3V 最简单。

我画电源部分的习惯是：每个电源引脚旁边放一个 0.1μF 的 MLCC，容量选 0402 或 0603 都可以，关键是距离引脚要近，走线要短。然后在芯片附近放一个 10μF 的钽电容或大容量 MLCC 做 bulk 电容，用来抑制电源轨上的低频纹波。AVDD 和 DVDD 在芯片内部已经是分开的，外部没必要做磁珠隔离，反而是跨分割的地平面更容易出问题。实际上 RTL8211E 的参考设计里，AVDD 和 DVDD 虽然引脚不同，但共用同一个 3.3V 电源，只要去耦电容摆放到位，噪声指标足够满足千兆通信。

有一点要注意：如果电源网络是从 DC-DC 直接出来的，纹波可能会偏大，实测当 3.3V 纹波超过 50mV 时，PHY 的链路稳定性和误码率会受影响。最好在 PHY 供电入口加一个 LC 滤波或 π 型滤波，电感选 1μH 左右，电容选 10μF + 0.1μF 组合。这个习惯我一直保留着，做高速板时省了很多信号质量的麻烦。

2.2 时钟设计：25MHz 晶体的选型与负载电容计算

RTL8211E 需要一颗 25MHz 的参考时钟，给 PHY 内部做 125MHz 的 PMA 时钟倍频。时钟源有两种接法：一是外部有源晶振或 MAC 提供的时钟直接输入到 XI 引脚，XO 悬空；二是用无源晶体接在 XI 和 XO 之间，此时需要两颗负载电容分别接地。

我画无源晶体方案时会比较在意负载电容的计算。假设晶体的负载电容 CL = 20pF，PCB 引脚等效寄生电容大约 2~5pF，那么每颗对地电容的值大约是 2×(CL - Cstray) = 2×(20 - 3) ≈ 34pF。所以我会选 33pF 的标准值。如果晶体手册给的 CL 是 18pF，那算下来是 30pF，选 30pF 或 27pF 都行。电容值偏差几个 pF 不影响起振，但如果偏差太大晶体频率会有 ppm 级偏移，千兆以太网对时钟频偏比较敏感，长期运行会出现偶发丢包。

还有一点：晶体旁边不要走其他高噪声信号，特别是不要横穿 MDI 差分对或 RGMII 时钟线。晶体的两个负载电容要靠近晶体引脚摆放，过孔直接打到地平面，不要绕远路。我见过一块板子因为晶体负载电容离得太远，回路面积过大，导致 PHY 工作一段时间后自动断开链路，重新上电又能恢复。这种偶发问题最难排查，最后定位到晶体布局才解决。

2.3 复位电路：RC 复位够不够用

RTL8211E 的复位引脚 RESETB 是低电平有效，需要保持至少 10ms 的低电平才能完成上电复位。很多 MCU 设计里会用 GPIO 控制复位，这样软件可以随时硬复位 PHY，比较灵活。

如果用纯 RC 复位电路，建议用 10kΩ 电阻上拉到 3.3V，电容用 1μF 到地，这样 RC 时间常数是 10ms 左右。但要注意 PHY 的电源上电顺序：必须先保证 3.3V 稳定后再释放复位，否则 PHY 可能进入不确定状态。如果主控有 GPIO，我强烈建议用 GPIO 控制复位，这样调试时随时能把 PHY 软复位一遍。我还习惯在复位引脚上并联一个 0.1μF 电容，增强抗干扰能力。

2.4 MDI 接口与网络变压器：中心抽头接法最容易翻车

RTL8211E 的 MDI 侧有 4 对差分引脚：MDI0±、MDI1±、MDI2±、MDI3±，分别对应 1000BASE-T 的 4 对线。这 4 对差分线不能直接接到 RJ45，必须经过 1:1 的网络变压器。变压器的作用有三层：隔离共模电压、抑制共模噪声、提供浪涌保护。

网络变压器分两种选型：独立变压器和带变压器的 RJ45 集成座。独立变压器比如 Pulse H5007、汉仁 HR21 等，设计灵活但 PCB 上要多放一个器件；集成座像 HR911105A 这类，直接将变压器和 RJ45 做在一起，Layout 更紧凑，消费类产品用得很多。我画工业板偏向独立变压器方案，因为坏了可以单独换，散热和爬电距离也更好控制。

变压器中心抽头的接法让我吃过一次大亏。RTL8211E 参考设计里，MDI 的 4 对线中心抽头通常都是通过一个公共点再接 Bob Smith 电路到地：每对线的中心抽头先经一个 0.1μF 高压电容并联到公共端，公共端再通过两个 75Ω 电阻和一个 1000pF/2kV 电容到地。这个电路的作用是给共模噪声一个低阻抗泄放路径，同时满足以太网的电气隔离要求。我之前犯的错误是把中心抽头直接接在了 3.3V 上，外部看起来好像也能工作，百兆也正常，但千兆链接一跑大流量就疯狂报 CRC 错误，链路频繁重协商。最后翻看 PHY datasheet 里 MDI 引脚的内部结构才发现，RTL8211E 内部已经做了端接和偏置，外部中心抽头需要的是 Bob Smith 到地，而不是灌入直流电压。这是一个典型的“看起来合理但实际错误”的设计，建议大家画原理图时务必以芯片参考设计和变压器型号的官方资料为准，不要凭经验自行更改。

2.5 MDIO 管理接口：PHY 地址与上拉电阻

MDIO 是 PHY 的管理接口，由 MDC 时钟和 MDIO 数据两根线组成。RTL8211E 的 PHY 地址由引脚 PHYADR[2:0] 决定，通常上拉到 3.3V 或下拉到地，组合成 000~111 的地址。很多 MCU 的以太网驱动会默认 PHY 地址是 0x00 或 0x01，如果你的板子地址设置不对，驱动就无法读到 PHY ID，表现为网口无法 link up。

我画这块的时候会把 PHYADR[2:0] 用排阻上下拉，方便飞线改地址。如果主控和 PHY 之间是板内连接，地址设成和驱动默认一致就行。MDIO 数据线是开漏结构，必须外接一个 1.5kΩ~4.7kΩ 的上拉电阻到 DVDDIO。有的工程师会忘记这个上拉电阻，导致 MDIO 时序不稳定，读寄存器时有时读到正常值、有时读到 0xFFFF，这种问题很让人崩溃。所以原理图评审时我把 MDIO 上拉电阻列为必查项。

2.6 RGMII 接口：数据线、控制线、时钟的配套关系

RTL8211E 和 MAC 之间的并行接口，最常用的是 RGMII。RGMII 用的是 4 位数据线，发送方向是 TXD[3:0]，接收方向是 RXD[3:0]，另外还有 TX_CTL 和 RX_CTL 控制信号，以及 TX_CLK 和 RX_CLK 时钟信号。RGMII 的时钟是 125MHz，数据在时钟的上下沿都采样，等效传输速率就是 1000Mbps 的 1/8。

RGMII 设计最容易出问题的是时钟相位。数据是在时钟上下沿同时采样的，为了满足建立保持时间，PHY 通常会把时钟进行内部延迟（比如延迟 2ns）后输出给 MAC，或者由 MAC 对接收时钟做延迟。RTL8211E 内部有针对 RGMII 的 TX/RX 延迟配置，默认状态可能需要通过寄存器或者引脚配置。如果延迟没配好，系统表现为链路能协商上但丢包严重，甚至在低速时正常、高速时高误码。画原理图时建议把 PHY 侧 RGMII 的延迟配置引脚留出上下拉选择位，便于调试时切换。

2.7 模式配置引脚与 LED 指示

RTL8211E 还有一组用于配置工作模式的引脚：速率配置、AN 自协商使能、CLKOUT 输出等。自协商功能一般默认开启，速率模式由寄存器或引脚共同决定。CLKOUT 引脚可以输出 125MHz 或 25MHz 时钟，有的设计会用这个时钟反哺给主控，省掉一颗晶振，但如果没用上就让它悬空或正确配置。

LED 引脚指示链路状态，例如 LINK/ACT、SPEED、DUPLEX 等，可以直接接 LED 到地，串联电阻 1kΩ。LED 引脚的作用不仅仅是给人看，在调试时非常有价值：如果 PCB 上预留了 PHY 状态 LED，上电后不用接电脑也能一眼看出 PHY 有没有正常工作：协商上千兆时指示灯颜色和百兆不同，这种直观反馈对现场调试特别有用。

3. 从原理图到 PCB：布局布线决定成败

3.1 叠层规划：四层板怎么分配

RTL8211E 虽然算不上特别高速的芯片，但涉及到 125MHz 的 RGMII 时钟和 1000BASE-T 的四对差分线，PCB 叠层规划还是得认真对待。对于普通项目，四层板足够：顶层放器件和走线，第二层做完整地平面，第三层走电源，底层做信号和少量走线。

如果把 PHY 布在顶层，那第二层必须保证在 PHY 下方是完整的地平面，不能有电源或信号走线穿过。MDI 差分对和 RGMII 信号最好都参考这个完整地平面走线。如果板子层数更多，比如六层，可以把 PHY 放在表层，相邻层走地，再留一层做电源平面，信号质量会更好，但四层板做好了一样能过千兆 FCC 和 CE 认证，关键是别把信号参考面切断。

3.2 布局顺序：PHY、变压器、RJ45 的相对位置

布局我会按信号流方向摆：主控 → PHY → 变压器 → RJ45，一字排开，避免信号走线绕圈子。PHY 的 MDI 引脚朝向变压器，变压器朝向 RJ45，这样 MDI 走线是最短的直线路径。PHY 和变压器之间的距离尽量控制在 500mil 以内，变压器和 RJ45 之间的距离也尽量短，但这个距离没有 MDI 那么敏感。

晶体要放在 PHY 附近，最好在芯片同一侧，距离不超过 200mil，负载电容贴着晶体放。RGMII 接口信号线从 PHY 的另一侧拉出去，这样可以避免 MDI 信号和 RGMII 信号在芯片下方交叉。电源去耦电容放在对应电源引脚旁边，不要放在板子角落统一摆放，这是很多新手容易忽略的。电容离引脚太远，滤波效果大打折扣，高频噪声还是会从电源引脚灌进去。

3.3 差分对布线：阻抗、线宽线距、等长

RTL8211E 的 MDI 四对差分线必须按 100Ω 差分阻抗控制。四层板表面微带线，假设叠层是 L1-L2 间距 5mil，介质 FR4 介电常数 4.2，线宽 5mil、线距 8mil 大概能做到 100Ω 差分。但不同板厂的叠层参数差异很大，最靠谱的办法是发板前让板厂提供阻抗叠层参数表，或者用 Polar Si9000、嘉立创阻抗计算工具算一遍。

差分对内等长我一般控制在 5mil 以内，也就是对内误差小于千分之一波长级别，实际上这个要求不算高；四对 MDI 之间的对间等长控制在 50~100mil 以内就可以。RGMII 信号组里面的等长要求更严格：TXD[3:0]、TX_CTL 与 TX_CLK 组成一个等长组，RXD[3:0]、RX_CTL 与 RX_CLK 组成另一个等长组，组内等长控制在 50mil 以内，时钟线尽量不要比数据线短太多。

差分布线还要注意：尽量走顶层或底层完整平面参考，过孔越少越好；一个过孔会导致阻抗不连续，千兆通信对这一点容忍度不高。如果必须要换层，那边上要加一个回流地过孔。MDI 差分线周围 3W 范围内不要走其他信号线，尤其是不要和 RGMII 时钟线并行走长距离，否则串扰会让你调试到怀疑人生。

3.4 回流路径与地平面：不要“跨分割”踩雷

高速信号的回流电流总是沿着阻抗最小的路径流回源端，也就是沿着信号走线正下方的参考平面走。如果参考平面被长条形的电源走线或者槽孔切断，回流电流就得绕道，导致回路面积变大，辐射和串扰都会增加。PHY 芯片附近的地平面完整性尤其重要，因为 MDI 和 RGMII 都是高速信号，回流都很活跃。

我通常在 PHY 正下方的地平面区域只放置地过孔，其他平面层的信号不建议在 PHY 底部穿过。过孔打在芯片散热焊盘周围，间距 1mm 左右，连接到第二层地平面，这样既能散热，也提供了一个低阻抗的回流路径。如果板子上有模拟地和数字地的分割，PHY 这边不要做分割，统一用地平面会比强行在芯片下面分隔好得多。RTL8211E 本身没有单独的 AGND 和 DGND 引脚区分，所有地都是同一个参考，所以地平面分割在这里只会帮倒忙。

3.5 电源走线宽度与载流能力

RTL8211E 的 3.3V 电流消耗一般不大，大概 100~200mA 左右，但电源走线宽度还是建议留足余量。要求不高的常规做法是 1mm 宽度的铜箔过 1A 电流问题不大，PHY 的电源走线至少做到 0.5mm 以上。主要目的是降低直流压降和电源走线电感。更好的方式是用铜皮铺一个局部的电源岛，再在芯片附近用 0.1μF、10μF 电容做去耦。如果 3.3V 是从远处 LDO 侧拉过来的，走线太长中间还要经过多层过孔跳来跳去，建议在 PHY 电源输入处放一个小磁珠或 LC 滤波，避免数字开关噪声顺着电源网络耦合到 PHY 的模拟部分。

4. 避坑指南：我踩过的坑和别人的板子上的问题

4.1 变压器中心抽头接错导致千兆 CRC 风暴

这个坑我在前面已经提过，值得展开讲一遍完整的排查链路。当时板子回来后，插上百兆交换机，协商百兆完全正常，ping 大包也能通。但是接到千兆交换机上后协商到千兆，刚开始 ping 也通，大约几十秒后 ping 开始丢包，然后又重新协商，循环往复。用 ethtool 看统计，rx_crc_errors 哗哗地涨。

我先怀疑是 PCB 差分阻抗不对，用示波器看 PHY 的 MDI 波形，发现信号幅度正常、眼图也不算很差。然后怀疑是变压器选型问题，但换了一款变压器还是一样的症状。后来仔细对照 RTL8211E 的参考设计原理图，才发现自己是把变压器中心抽头直接接到了 3.3V，而参考设计里中心抽头是经过 Bob Smith 电路到地的。为什么百兆正常千兆不行？因为千兆模式四对线同时收发，对共模噪声和回波损耗的要求远高于百兆，中心抽头接错导致回波损耗恶化，千兆模式在这种信号质量下就疯狂错包。改掉这个接法后重新打板，问题彻底消失。

现在我把这个接法画进了自己的封装库里，每次画以太网 PHY 时直接套用完整的 Bob Smith 端接电路，再也不用每次查 datasheet 了。

4.2 MDI 差分对跨分割导致协商速率降级

另外一次同事的板子，PCB 面积很紧凑，他把 PHY 放在板子一角，地平面被几个电源过孔区域切了一条细缝，MDI0± 和 MDI1± 从缝上面跨过。现象是百兆可以协商成功，千兆偶尔能协商上但立即掉线，最后一次协商不上。用网络分析仪或者拿示波器看眼图比较麻烦，最直接的排查方式是用软件看 PHY 寄存器，发现链路协商的速率和双工状态一直在跳。

原因很简单：差分对跨分割，参考平面不连续，回波损耗变大，共模转差模噪声增加。千兆对四对线同时工作的正交信号要求非常高，任何一对线的信号质量问题都会导致整体协商失败。后来重新布线，让 MDI 走线避开分割区域，或者把分割区域补铜连通，问题解决。这也再次验证了地平面完整性对高速信号的重要性。

4.3 晶振电路布局不当导致偶发断链

还有一版我自己画的板子，晶体放在 PHY 旁边本来是没问题的，但我为了走线方便，把晶体的两个负载电容放在了晶体同一侧的远端，中间还隔了一条 RGMII 数据线。板子运行起来大部分时间正常，但偶尔网络会突然断掉，看 PHY 状态寄存器发现链路没有 UP，重新初始化后才能恢复。

这个现象跟软件配置看起来很像，但用示波器抓晶体的波形时会发现频率有轻微抖动，靠近晶体的 RGMII 数据线有比较强的谐波干扰。把负载电容移到晶体旁边，数据线从晶体区域外面绕行后，断链问题就不再出现。所以晶体的布局要求不是“放芯片附近就行”，而是“位置的面积小、电容近、走线短、周边干净”，这是一个全局设计，不是单点布局。

4.4 RGMII 时钟延迟没配好导致丢包

这种问题比较容易出现在 PHY 和 FPGA 或 SoC 对接的板子上。RGMII 是源同步接口，数据在时钟上下沿都采样，MAC 发送时 TX_CLK 和数据一起从 MAC 发出，PHY 接收时需要确保数据相对时钟的相位满足建立保持时间。有的 PHY 内部有延迟功能，有的 MAC 可以在发送路径上加延迟，两边必须协调一致。

我见过一位工程师的方案是：MAC 输出 TX_CLK 和 TXD 等长布线，但 PHY 侧没有配置任何延迟，结果现场测试吞吐量只有百兆水平。在 RGMII 协议中，源同步时钟如果没有做延时，数据的建立保持窗口可能只有 1~2ns，非常紧张；千兆这种频率下大概率采样出错。后来在 PHY 寄存器里打开了内部的 TX 延迟，问题立刻改善。所以做 RGMII 对接时，建议一开始就把 PHY 的延迟配置引脚或寄存器配置写好，别依赖于“等长就一定能跑稳”。

4.5 散热焊盘和地过孔：看不见的温度隐患

RTL8211E 的 QFN48 封装底部有一个大散热焊盘，很多原理图上这个焊盘没有和地连接，或者只有一个过孔连接。PHY 满负荷跑千兆收发时功率不小，散热焊盘如果不接地或接地不好，芯片温度会明显上升，温度太高会影响内部的时钟 PLL 稳定性，表现为高温环境下网络丢包率上升。

我的做法是：散热焊盘必须连接到大面积地平面，并且在封装底部打 9~16 个地过孔阵列，过孔内径 0.3mm、外径 0.6mm 左右，均匀分布在焊盘上。这样既散热又提供了良好的回流路径。焊接时这些过孔可能会把焊锡吸走，造成虚焊，如果手工焊接建议使用钢网和足量焊锡膏，或者用低温锡膏。另外，散热焊盘不要只接一个孤岛地过孔，那样散热效果差，回流路径也不好。

5. 板子回来了怎么验：链路、吞吐量和信号完整性的检查方法

5.1 上电后的第一波常规检查

板子焊接完，先不要急着接网线。上电后先用万用表量一下 3.3V 有没有短路，再确认 PHY 的 25MHz 晶体有没有起振，直接把示波器探头点在 XI 引脚附近看波形，或者量 XO 引脚。如果晶体没波形，检查负载电容和晶体型号。然后检查复位引脚电平，正常应该为高，如果一直是低说明复位电路有问题，PHY 一直处于复位状态。

紧接着就是用 MDIO 接口读 PHY 寄存器。这里我最常做的是读 PHY ID 寄存器，确认芯片识别正确，如果读到 0xFFFF 或 0x0000，大概率是 MDIO 时序或地址配置有问题。读到了正确的 ID 后，再读基本控制寄存器和状态寄存器，看自协商状态和链路状态。如果这两个寄存器能正常读出，说明 PHY 的核心电源、时钟、管理接口都已经在工作了。

5.2 千兆链路协商是否成功：不只看灯亮没亮

接上网线后，最直观的是看 PHY 的 LED 指示灯。RTL8211E 的 LED 引脚配置不同，灯的状态代表的意义也不同，但基本都有 1000M 指示。有些板子灯的颜色会根据速率变化，可以快速判断有没有协商上千兆。不过指示灯只是一个粗判断，真正精确的是通过 MDIO 读回寄存器，或者在你的 Linux 系统里用 ethtool 查看链路速度。

如果链路协商到千兆，但 ping 大包开始丢包，不要急着怀疑软件。首先看 PHY 统计寄存器里有没有 CRC 错误、FCS 错误计数增长，再用 iperf 打双向流量看吞吐量，一般以太网吞吐量跑线速的 80% 以上是正常的，如果实测只有几十 Mbps，就要高度怀疑硬件设计问题而不是单纯软件优化。

5.3 示波器和网分能帮你看到什么

千兆以太网的差分信号，对示波器带宽要求不低，至少 500MHz，最好是 1GHz 以上。测量时探头最好用差分探头或者 SMA 测试探针，直接在 MDI 差分线上测量眼图。正常的 1000BASE-T 信号是三维电平的，波形看起来有点像噪声一样的类随机信号，不像百兆那样有明显的方波，所以不要期望看到整齐的脉冲，而是看眼图是否张开、幅度是否在标准范围内。

如果有网络分析仪，可以测 MDI 端口的回波损耗和插入损耗，这是最直接判断 PCB 和变压器设计是否到位的指标。不过大多数小团队没有网分，这种情况下就老老实实按参考设计做，然后通过长时间打流来验证稳定性。我一般让板子用千兆流量跑 24 小时，盯温度、丢包率和 PHY 的链路保持情况，这比任何理论分析都能说明问题。

5.4 RTL8211E 设计检查清单

我在完成每次 PHY 硬件设计后，都会对着下面这个清单逐项打勾，这个习惯帮我避免了很多低级错误：

• 3.3V 电源的 bulk 电容和每个电源引脚的 0.1μF 去耦电容是否齐全。
• 25MHz 晶体型号对不对、负载电容是否按公式核算。
• RESETB 是否有 10ms 低电平复位条件，复位释放是否晚于电源稳定。
• MDI 四对差分线经过了网络变压器，中心抽头接的是 Bob Smith 到地。
• 变压器选型是千兆级，不能误用百兆变压器。
• MDIO 引脚有上拉电阻，MDC/MDIO 没有接反。
• PHY 地址上下拉配置和主控驱动一致。
• RGMII 数据和时钟等长满足要求，TX/RX 组分别做等长。
• MDI 差分对控制 100Ω 差分阻抗，走线最短、少过孔。
• 晶体布局周边干净，负载电容贴近晶体。
• PHY 底部散热焊盘接地良好，过孔阵列完整。

6. 最后再分享一个小技巧：把 PHY 调试信息预留出来

设计原理图和 PCB 时，很多人觉得把 JTAG 和调试串口预留好就够了，但网络 PHY 还有一个非常重要的调试手段是通过 MDIO/MDC 预留测试点。我会在 MDC、MDIO、RESETB、PHY 地址配置引脚的网络上预留 0Ω 电阻位置或测试焊盘，这样如果板子回来链路有问题，可以直接接一个 USB 转 MDIO 调试器，或者用逻辑分析仪抓管理总线的时序。没有这些预留点，调试时只能飞线，既不安全还容易引入噪声。

另外我还会在 PCB 的空余位置放一个 2.54mm 间距的 4Pin 排针，把 MDC、MDIO、GND、3.3V 引出来，这样软件工程师在调试 PHY 驱动时随时可以挂工具看寄存器，不用整天拿示波器去戳芯片引脚。这个习惯本来是从小项目里为了方便自己测试养成的，后来发现团队里做驱动的同事特别依赖这个排针，已经成为网络板卡的标配接口了。

对于想要完全照着一个成熟方案来做 RTL8211E 设计的朋友，其实最省心的路径就是找一个官方评估板或者开源硬件项目，把它们的原理图和 PCB 文件拿下来认真读一遍，尤其是看网络变压器、Bob Smith 端接、电源去耦这几个部分，弄明白每一个电阻电容存在的意义。然后你再按照自己的主控接口去调整 RGMII 或者 SGMII 部分的连接，这样踩坑的几率会大幅降低。硬件设计说到底是一个“细节决定成败”的事情，PHY 芯片尤其如此。