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建立时间和保持时间应该是IC/FPGA笔试面试中出场率最高的时序概念，没有之一。不管是数字前端、后端还是FPGA开发岗，几乎每一轮技术面试都会涉及，笔试更是变着花样出题。我梳理了近两年各大公司的笔试题和面试反馈，把这类考点的常见题型、解题思路和容易踩的坑做了个系统汇总。

1. 建立时间与保持时间的基本概念：面试官到底在考什么

很多人觉得建立时间和保持时间就是两个定义，背下来就完事。但实际上，面试官问这个概念时，真正想考察的是你对时序本质的理解程度，而不只是概念复述。

建立时间（Setup Time）指时钟有效沿到来之前，数据输入必须保持稳定的最短时间。保持时间（Hold Time）指时钟有效沿到来之后，数据输入必须继续保持稳定的最短时间。如果数据在这两个窗口内有任何变化，触发器就可能进入亚稳态，输出无法预测。

一个很经典的面试追问是：为什么会有建立时间和保持时间的要求？这要从触发器的内部结构说起。以常见的上升沿D触发器为例，内部由主锁存器和从锁存器级联组成。时钟为低电平时主锁存器透明，负责采样输入数据；时钟上升沿到来时，主锁存器关闭、从锁存器打开，把主锁存器捕获的数据传递到输出。这个数据传递过程需要时间，类似往寄存器里写入数据需要一个稳定的窗口期。

你可以用日常生活中的例子来理解：就像拍照时，相机快门打开的瞬间，如果被拍物体在动，照片就会模糊。建立时间和保持时间本质上就是“快门瞬间物体必须保持静止的最短时长”。

笔试中这个知识点的考察形式往往是概念辨析，比如“下列关于建立时间和保持时间的说法，正确的是”。这类题目的陷阱选项通常包括：

• 建立时间不满足可以通过降低时钟频率解决
• 保持时间不满足可以通过降低时钟频率解决
• 建立时间和保持时间都属于时序约束，不满足时芯片功能一定错误
• 保持时间违例比建立时间违例更危险

这里需要理清一个常见的认知误区：建立时间违例确实可以通过降低时钟频率来修复，但保持时间违例不行。因为保持时间约束的是时钟沿前后数据的变化，和数据周期无关。哪怕时钟频率降到再低，只要数据在这个窗口内发生变化，就会违例。所以保持时间违例通常需要通过修改电路结构来修复，比如插入延迟单元。

2. 路径时序计算题：建立时间保持时间分析的通用公式

笔试中这一类题目出现频率最高，几乎每个公司的笔试卷里都能看到。核心思路是：分析数据路径和时钟路径的延迟关系，判断是否满足建立时间和保持时间。

先看最基础的模型。假设触发器FF1的输出经过组合逻辑到达触发器FF2的数据输入端，两个触发器共用同一个时钟。分析时需要关注这些参数：

• Tclk：时钟周期
• Tco：时钟有效沿到数据输出有效的延迟（Clock to Output）
• Tcomb：组合逻辑延迟，包含布线延迟
• Tsu：建立时间
• Th：保持时间
• Tskew：时钟偏斜，指时钟到达两个触发器的时刻差

建立时间是否满足的判断公式是：

Tclk - Tco - Tcomb ≥ Tsu

也就是数据到达FF2的时间必须比下一个时钟沿早至少Tsu。如果考虑时钟偏斜Tskew，公式变为：

Tclk - Tco - Tcomb + Tskew ≥ Tsu

保持时间的判断公式是：

Tco + Tcomb ≥ Th + Tskew

这里需要注意的是，保持时间分析的是同一个时钟沿。数据在时钟沿到来后被FF1锁存，经过Tco和Tcomb后到达FF2，这个时刻必须比FF2的保持时间窗口结束更晚。

笔试中这类题目的几种变体：

第一种，直接给定参数判断是否违例。比如给出Tclk=10ns，Tco=2ns，Tcomb=5ns，Tsu=2ns，Th=1ns，问是否满足时序要求。代入公式验证：建立时间裕量 = 10 - 2 - 5 - 2 = 1ns，满足；保持时间裕量 = 2 + 5 - 1 = 6ns，满足。

第二种，求最大工作频率。根据建立时间公式，Tclk的最小值等于Tco + Tcomb + Tsu，最大频率就是1 / (Tco + Tcomb + Tsu)。注意这里还不能忽略Tskew的影响，如果时钟偏斜是正值（时钟晚到FF2），等效于增加了建立时间裕量，可以适当提高频率，反之则需要降低频率。

第三种，判断数据是否可以安全采样，一般会结合多级组合逻辑给出各部分延迟，最终问某个信号在某个时刻是否稳定。这种题只要画出时序图就很容易判断，但考试时画图不方便，建议直接用公式算裕量，养成习惯。

实际工程中我建议大家把这几个公式推导一遍，不要死记硬背。理解了“数据从哪来、往哪去、时钟怎么走”这条主线，各种变型题都不难。面试中如果被问到，能自己推导公式通常比直接报答案更能拿到加分。

3. 时钟偏斜（Clock Skew）对建立时间与保持时间的影响

时钟偏斜是笔试中区分“背过概念”和“真正理解”的分水岭。很多人能背出skew的定义，但一遇到具体计算就懵。我见过不少候选人在这个点上栽跟头，值得展开说说。

时钟偏斜指同一时钟信号到达不同触发器的时刻不一致。注意它和时钟抖动（Jitter）的区别：抖动是时钟沿在每个周期内的时间不确定性，偏斜是不同路径上的固定偏差。可以说偏斜是空间上的偏差，抖动是时间上的偏差。

在一个典型的reg-to-reg路径中，如果时钟先到达FF1后到达FF2，也就是时钟偏斜为正，这时FF2的采样沿比FF1的驱动沿来得晚。对建立时间分析而言，这给了数据更多的到达时间，所以正偏斜有利于满足建立时间；但对保持时间分析而言，FF1的输出变化可能被FF2的采样沿“追上”，所以正偏斜有害于保持时间。

反过来，如果时钟偏斜为负，时钟先到FF2后到FF1，情况正好相反：有利于保持时间，有害于建立时间。

笔试中给的题目往往是这样的：已知Tclk、Tco、Tcomb、Tsu、Th和Tskew，求判断是否满足时序要求，或者求能容忍的最大时钟偏斜。

举个例子说明计算过程。设Tclk=10ns，Tco=2ns，Tcomb=5ns，Tsu=2ns，Th=1ns。建立时间裕量公式为Tclk - Tco - Tcomb + Tskew - Tsu，如果Tskew=1ns，裕量=10-2-5+1-2=2ns，满足。保持时间裕量公式为Tco + Tcomb - Th - Tskew，代入得2+5-1-1=5ns，同样满足。但如果Tskew增大到4ns，建立裕量仍为-1ns？不，这里要重新代入：10-2-5+4-2=5ns，还是满足，保持裕量变成2+5-1-4=2ns，仍然满足。实际上，更大的正skew对setup更有利，但会压缩hold裕量。

这里有个很重要的工程认知：真实的时钟树设计会刻意引入有用的偏斜（useful skew），比如在关键路径末端让采样时钟晚到一些，从而增加建立时间裕量，满足时序收敛。但代价是可能牺牲保持时间，所以后端实现时需要在setup和hold之间做权衡。

面试追问常会问“如何修复保持时间违例”。工程上常用的手段包括：在数据路径上插入缓冲器增加延迟、在寄存器后端调整时钟树结构、减少时钟偏斜等。注意不要回答“降频”，降频只能修复setup违例，对hold违例无效。

4. 异步信号处理和建立保持时间：经典考题中的同步器

异步信号跨时钟域处理是建立时间保持时间考点中比较进阶的内容。笔试中经常以“跨时钟域为什么需要两级同步器”或者“单bit信号跨时钟域如何处理”的形式出现。

基本逻辑是：当信号从一个时钟域进入另一个时钟域时，相对于目的时钟域来说是异步的，无法保证满足目的触发器的建立时间和保持时间。如果直接采样，触发器会进入亚稳态，输出在不确定值徘徊一段时间后才能稳定。亚稳态的传播可能会让整个设计状态混乱。

两级同步器的本质是通过额外的一级触发器，给亚稳态提供一个时钟周期的恢复时间。第一级触发器输出可能处于亚稳态，但它经过一个周期后，大概率会在第二级触发器采样前恢复到稳定电平。注意“大概率”这个词很关键，两级同步器不能完全消除亚稳态，只能把亚稳态发生的概率降低到工程上可接受的水平。

笔试中这个知识点的考察形式包括：

• 问两级同步器的作用和原理
• 给出一个亚稳态传播路径图，问哪里可能出错
• 问同步器的输出是否保证满足下一级触发器的建立保持时间

做题时要注意几个细节。第一，两级同步器只能用于单bit信号，多bit总线跨时钟域不能简单用这种方式，否则可能出现数据不一致。第二，同步器的第一级触发器和第二级触发器要尽量靠近放置，减小布局布线延迟。第三，两级同步器会增加两级延迟，如果后续逻辑对时序要求严格，需要在设计时考虑。

面试中经常追加的问题还有“如何在RTL中避免亚稳态传播”。除了两级同步器外，还可以使用亚稳态硬化寄存器（即使用特殊的库单元，其MTBF指标更高）、使用异步FIFO、握手协议等。

5. 笔试真题实战：从一道完整题目拆解答题策略

理论知识说完了，来看一道有代表性的笔试真题，完整跑一遍解题流程。这类题目常见于各公司数字IC和FPGA岗位的笔试环节。

题目描述大概是这样的：电路中有两个寄存器REG_A和REG_B，REG_A在时钟上升沿输出数据，经过组合逻辑送到REG_B的数据输入端。已知时钟频率为100MHz，REG_A的Tco=3ns，组合逻辑延迟=6ns，REG_B的Tsu=2ns，Th=1.5ns，时钟到达REG_A和REG_B的时间差为-1ns（即REG_B的时钟比REG_A早到1ns）。问该电路是否满足时序要求，若不满足如何修改。

第一步先把已知条件列清楚：Tclk=10ns，Tco=3ns，Tcomb=6ns，Tsu=2ns，Th=1.5ns，Tskew=-1ns。

建立时间验证：数据相对时钟沿的到达时间 = Tco + Tcomb - Tskew = 3+6-(-1) = 10ns。这里算的是数据到达FF2相对于FF2时钟沿的时间，而FF2在下一个沿采样需要10ns后，数据需要在采样沿前Tsu稳定，也就是到达时间要小于等于10-Tsu=8ns。显然10 > 8，建立时间违例。

等一下，这里我用了一种更容易出错的分析方式，笔试时不太推荐。还是直接套公式稳妥：建立时间裕量 = Tclk - Tco - Tcomb + Tskew - Tsu = 10 - 3 - 6 + (-1) - 2 = -2ns，违例。保持时间裕量 = Tco + Tcomb - Th - Tskew = 3 + 6 - 1.5 - (-1) = 8.5ns，满足。

既然建立时间违例，修改方案从套路上说包括：

1. 降低时钟频率。这是最简单的思路，但面试官往往期望听到更专业的方案。把频率降到多少？设最大周期Tmax = Tco + Tcomb - Tskew + Tsu = 3+6-(-1)+2 = 12ns，也就是频率必须低于83.3MHz。
2. 在组合逻辑中间插入寄存器（流水线），把6ns的组合逻辑拆分成两段。比如拆成3ns和3ns，中间加一个触发器，这样每级延迟就变成3+3-1+2=7ns？这里的计算要小心，插入流水线后，数据需要两个周期才能到达下一级，但单级路径延迟大大缩短，最高频率由最长单级路径决定。
3. 优化组合逻辑，减少延迟。工程上可以通过逻辑级数优化、使用更快的标准单元、调整布局布线策略等手段实现。
4. 调整时钟偏斜，把skew改为正值，比如让时钟晚到REG_B约1ns，这样建立裕量就变成10-3-6+1-2=0ns，刚好满足。

这道题考察的知识点覆盖了建立时间、保持时间、时钟偏斜、流水线优化和频率计算，是典型的综合型题目。答题时建议画出简化的电路时序图，标注各段延迟，然后逐步计算。

6. 与建立保持时间关联的时序约束与STA应用

笔试中偶尔会出现更贴近工程实际的题目，比如问时序约束文件中的相关约束如何写，或者给一个STA报告问如何分析违例。这类题考察的不再是单纯的概念，而是实际工程能力。

在SDC约束中，建立时间和保持时间主要对应create_clock、set_input_delay和set_output_delay等约束。笔试中常出现的题目是：给一个输入信号，要求约束其在某个时钟沿之前提前多少时间稳定，应如何设置input delay。

举个例子，假设一个外部信号DATA在时钟CLK上升沿采样的setup时间要求为2ns，且DATA在时钟沿前5ns就已经稳定，问set_input_delay如何设置。这里要理解set_input_delay -max的意义：它描述的是数据相对于时钟沿的到达时间。如果数据在时钟沿前5ns到达，那么相对于上升沿的到达时间就是负的？不，set_input_delay的默认基准是时钟沿，-max 2ns表示数据在时钟沿前2ns到达。如果数据提前5ns稳定，那么可以设置set_input_delay -max -3？这里容易混淆。

实际工程中建议直接查看STA工具的user guide，确保理解工具的基准约定。笔试中这类题只要掌握两条：input delay反映外部数据到达的时间窗口，output delay反映外部电路对输出数据的时序要求，两者都会影响内部逻辑的时序收敛。

STA报告阅读题也是高频考题。比如给定一个时序报告，显示某条路径的setup slack为负值，要求分析原因和解决办法。这类题本质上还是回到建立时间公式：slack为负说明Tclk - Tco - Tcomb + Tskew - Tsu < 0。解决办法就是围绕这几个变量做文章：降频、减少路径延迟、调整skew、减小时钟不确定性（uncertainty）等。

另外，STA工具的uncertainty设置也值得注意。实际项目中除了clock skew之外，还会额外设置一些clock uncertainty来预留裕量，包括PLL抖动、片上误差等。面试中如果被问到为什么要设置uncertainty，不要只说“为了留裕量”，最好能说明它包含了哪些物理因素。

7. 解题中的常见陷阱与实用技巧

汇总完各类题型之后，说说我在笔试和面试中见到的常见陷阱，以及对应的规避技巧。这些细节不少是有工作经验的工程师也会搞混的。

第一个陷阱是分不清建立时间违例和保持时间违例的修复策略。一个经典的选择题：某电路保持时间违例，以下哪种方法可以修复？选项包括降低时钟频率、减小组合逻辑延迟、增加时钟偏斜、在数据路径上插入缓冲器。正确答案是增加时钟偏斜和插入缓冲器。降低频率无效，减小组合逻辑延迟会恶化保持时间违例，因为它让数据变化更早了。

第二个陷阱是忽略Tskew的符号方向。很多人在代入公式时搞不清加还是减，导致结果完全错误。我的建议是不要死记公式，而是画图理解。画一条时间轴，标出FF1输出变化的时刻，标出FF2采样沿的时刻，然后判断数据是否在窗口内稳定。理解了物理含义，正负号自然就不会搞错。

第三个陷阱是混淆setup违例和hold违例对系统的影响。建立时间违例会导致当前周期的数据无法被正确采样，表现为功能错误，但通常会随频率降低而消失。保持时间违例则可能导致下一拍数据提前到达并覆盖当前数据，这种错误和频率无关，往往具有随机性，排查起来极其困难。面试官常问“你遇到过最难的bug是什么”，如果回答和工作中的hold违例排查看起来就很有说服力。

第四个陷阱是同步器题目中忽略“单bit”这个限定条件。两级同步器的正确性依赖信号是单bit且持续足够宽的脉冲。如果是多bit总线，不同bit经过同步器后的延迟可能不一致，导致数据错位。如果是一路慢时钟域产生的窄脉冲进入快时钟域，需要先进行脉冲展宽或使用toggle同步器。

第五个陷阱是三态逻辑或组合逻辑反馈回路对建立时间的影响。现场可编程逻辑器件中，如果组合逻辑中形成锁存器（比如case语句缺少default），会额外引入延迟并且让时序分析变得不可靠。面试中被问到“如何避免意外的锁存器”，除了列出case缺default之外，最好还能补充“在always块中对所有条件分支赋值”这类RTL写法。

笔试中还有个常见题型是给一段RTL代码，要求指出哪些信号可能产生竞争冒险或亚稳态。这类题需要抓住几条线索：跨时钟域信号有没有同步、组合逻辑有没有反馈、异步复位有没有同步释放。

8. 关于备考与工程实践的个人建议

最后分享一些备考思路和工程上的个人体会。

准备笔试面试时，不要只刷题。建立时间保持时间这类概念，最有效的掌握方式是把STA工具的使用学一遍。不管是Synopsys的PrimeTime还是开源工具OpenSTA，跑一次时序报告，看到setup slack、hold slack的真实数据，对公式的理解会完全不同。我在带新人的时候发现，凡是用工具跑过时序收敛闭环的工程师，笔试时这类题几乎不会失分。

对于FPGA岗位的同学，建议在Vivado里做一个简单的流水灯实验，然后在时序约束里故意设置不合理的时钟频率，触发setup违例，再观察工具给的时序报告和分析路径。这种实操经历在面试中说出来，比背公式有说服力得多。

对于数字IC岗位的同学，建议掌握Synopsys Design Constraint（SDC）中create_clock、set_clock_uncertainty、set_input_delay、set_output_delay、set_false_path、set_multicycle_path这几条常用约束的用法和适用场景。笔试中很多看似考察建立时间概念的题目，本质上是在考察时序约束是否写对。

还有一个小技巧：面试中遇到计算题时，先花10秒画出路径结构图，再动笔计算。一方面可以避免遗漏参数，另一方面也向面试官展示了你对问题的分析思路。我面试候选人时，更看重推导过程而不是计算结果。结果算错了，如果思路清晰可以引导修正；思路混乱就算结果对了，也很难让人放心。

从工程实战角度看，建立时间和保持时间不仅仅是笔试考点，更是芯片能否正常工作的物理底线。做过时序收敛的人都清楚，一条关键路径可能因为几皮秒的差距让整个芯片达不到目标频率。理解这些概念，本质上就是理解芯片速度的物理边界在哪里。