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第一次在测试台上把透镜光纤扫到硅光芯片的边耦合器端面，看着功率计从噪声底跳到-3.2 dBm，我悬着的心才放下来。那次测的是一对最低成本的倒锥边耦合器，单端插损算下来只有1.2 dB左右，整个C波段平坦得像一条直线。硅光芯片边耦合器这个题目，我断断续续做了快四年，从只会照抄工艺手册上的参数，到后来能根据封装形式倒推设计指标，中间踩过的坑比波导刻蚀的侧壁粗糙度还细密。

这篇综述（一）先不急着堆公式，我想把这几年在实际项目里对边耦合器的理解、选型逻辑和测试经验整理出来。无论你是刚要接触硅光MPW流片，还是正被光纤到芯片的耦合效率折磨，这篇内容都能给你一套可以直接落地的认知框架。

1. 光纤到硅波导的“最后一毫米”到底难在哪

1.1 模场尺寸的天然鸿沟

单模光纤的模场直径通常在9到10微米左右，看具体工作波长，1550纳米附近的标准SMF-28基本落在9.2微米附近。而硅光平台最常用的SOI有源层厚度只有220纳米，一个典型的单模条形波导截面大约为500纳米 × 220纳米，其基模的模场等效直径大约只有0.5到0.6微米。

这两个模场直径差了差不多18倍，面积差了接近300倍。如果直接把光纤端面和硅波导端面对接，没有任何过渡结构，仅仅用模式重叠面积估算，耦合损耗就在24到25 dB量级，再加上端面菲涅尔反射和模式失配，实际损耗轻松超过30 dB。你辛辛苦苦设计出来的低损耗硅光链路，还没进波导就先衰减掉三个数量级。

这也是为什么所有硅光芯片都必须在光纤接口区域做专门的耦合结构。耦合器设计得好不好，直接决定了整个链路噪声系数、插入损耗、回波损耗，乃至整个系统的光功率预算。很多项目第一版流片回来，片上器件测试指标都很好，偏偏整链损耗大得离谱，问题往往就出在耦合端。

1.2 耦合效率的物理本质是模式重叠

很多人把耦合器设计单纯理解成“把光斑尺寸改一改”，这其实不够本质。光纤与波导之间的耦合效率，严格来说取决于两个模式的场分布重叠积分——不仅要尺寸接近，还要求相位分布一致，两个场在空间上尽量完全重合。

比如你用透镜光纤去耦合法，透镜光纤端面通过拉锥或熔融形成球形透镜，焦点处模场直径缩小到2到3微米，NA相应增大。这时候把透镜光纤对准边耦合器的输出端面，只要耦合器输出模场和透镜光纤焦斑的尺寸、曲率半径匹配得好，重叠积分就高，损耗就低。

我在仿真里经常用Lumerical FDTD算倒锥结构，但每次都会顺手把输出面上的近场分布导出来，和光纤的模场做一次重叠积分验证。很多时候只看模式有效折射率觉得没问题，一算重叠积分，因为模场畸变，实际耦合损耗比预期的多出0.5到0.8 dB，这种情况并不少见。所以设计边耦合器的时候，不要只看“效率多少”“反射多少”，还要盯着近场分布的形态，把模场不对称、旁瓣等问题压下去。

1.3 边耦合器解决的不是“让光过去”，而是“让模式渐变”

边耦合器的核心思想不是让光硬闯过折射率突变，而是在一个足够长的绝热过渡区里，让光场的模式一点一点从光纤尺度的大模场演化到硅波导的小模场。

这个过程必须满足绝热条件——锥形结构变化足够平缓，才能保证能量始终呆在基模里，不往高阶模或者包层辐射模泄漏。如果锥形做得太陡，哪怕局部散射很小，模式也会“转换”到错误的地方去，损耗咔咔往上涨。这个道理和光纤拉锥类似，拉得越快，损耗越不可控。

所以设计倒锥耦合器，第一个要记住的参数就出来了：半锥角。我一般要求倒锥结构的半锥角控制在0.5到1度以内，换算下来如果锥形总宽度变化有500纳米，那么锥长至少要做到80到100微米。实际产品里，因为还要给光纤端面和划片道留空间，锥长通常会取到200到400微米，这既是工艺约束，也是绝热条件的必然要求。

2. 边耦合器的主流实现方案与设计取向

边耦合器发展到现在，结构花样挺多，但本质上都是做模场渐变。我按自己做过的、也在文献里反复见过的三种主流路线展开讲：全硅倒锥、氮化硅桥接、聚合物辅助SSC结构。

2.1 全硅倒锥（Inverse Taper）：最经典的入门结构

倒锥的结构逻辑，我尽量用大白话讲清楚。

标准SOI硅波导宽度通常是400到500纳米，这时候光场被严格束缚在硅芯层里。如果我们把波导端面处的宽度做得非常窄，比如窄到120到180纳米，那么硅波导的等效折射率会明显下降，光场束缚不住，大部分能量会扩散到周围的二氧化硅包层里。此时这个窄硅锥芯扮演的角色更像一个弱扰动，光场以二氧化硅为“主芯”、以外部为包层，模场直径自然就变大。

然后在几百微米的距离上，硅锥宽度从尖端逐渐增大到标准单模波导宽度，光场会一点点被重新拉回硅芯里。整个过程光模式从大体积“弥散态”连续过渡到小体积“束缚态”，宏观上就实现了模式和尺寸的转换。

这种全硅倒锥有几个设计参数非常关键：

• 尖端宽度：一般在120到180纳米。太窄了，工艺上难加工，且尖端线宽波动会带来较大的等效折射率扰动；太宽了，端面处模场不够大，与光纤模场匹配差。
• 锥长：我上面提到过，要满足绝热条件。对于220纳米厚SOI，宽度从150纳米展宽到500纳米的锥形，锥长通常取150到250微米比较稳。
• 上包层厚度：这个经常被忽略。如果上包层二氧化硅厚度低于1.5微米，模场会被上方空气或邻近结构干扰，导致损耗和反射异常。我通常要求2微米以上，有条件做到3微米更保险。

全硅倒锥的优点非常诱人：完全兼容标准SOI工艺，不需要额外的材料或刻蚀步骤，成本最低。但缺点也很明显，端面输出模场虽然比硅波导大，但一般也就3到5微米，只适合配合透镜光纤或小模场锥形光纤使用，和标准单模光纤直接耦合效率并不理想。

2.2 氮化硅桥接与多层过渡结构：向更宽松的对准容差迈进

全硅倒锥解决不了的一个痛点是：模场还是太小，和光纤端面对准时容差很紧，量产封装时六维对准精度要控制在亚微米量级，节拍和良率都扛不住。

这时候氮化硅桥接结构就派上用场了。典型做法是在SOI波导上方再沉积一层厚度300到400纳米的氮化硅，两者中间用100到200纳米的二氧化硅间隔开来。硅锥先把光从硅波导慢慢耦合到上方的氮化硅层，氮化硅锥本身再做一个从尖端几百纳米到端面几微米的渐变，最终把模场撑到4到6微米。

这个结构等于把一段大跨度模式变换拆成了两段接力：硅到氮化硅是小跨度变换，氮化硅到光纤是大跨度变换。每段的折射率差和尺寸差都变小了，绝热条件更容易满足，整体锥长甚至可能比全硅倒锥更短。

更进阶一点，氮化硅层可以做厚到3微米以上，形成所谓“厚氮化硅边耦合器”，模场直接和光纤匹配。不过厚氮化硅的应力控制和工艺集成难度大很多，我目前只在实验室流片里试过，量产稳定性还在验证阶段。

2.3 聚合物辅助模场转换器：兼容标准光纤封装的结构

还有一种思路，是在倒锥周围的二氧化硅包层里再引入一个折射率约1.5的聚合物锥形结构，比如聚酰亚胺体系或者BCB。聚合物锥从靠近芯片边缘的大尺寸，逐渐收窄到与窄硅锥有足够重叠的区域。光从光纤进到聚合物大波导，再经过聚合物锥绝热过渡到硅锥，最终进入硅波导。

这种结构的最大好处，是芯片端面处的模场直径可以做到和标准单模光纤的9到10微米匹配，从而省掉透镜光纤，直接使用平面研磨的FC/PC或FC/APC跳线，封装成本和可靠性都有改善。

代价是工艺链路变长，聚合物材料需要涂覆、光刻、刻蚀，且耐光功率和耐温性能需要单独验证。我接触到的一些商用硅光代工平台，已经把聚合物SSC作为可选工艺模块提供，不过额外费用不低。

2.4 三种方案怎么选：参数对比与决策逻辑

我的看法是，前期流片验证阶段优先选全硅倒锥，把不确定的变量控制住再说。等设计方案冻结、准备转量产封装时，再根据封装形式和成本约束决定要不要升级到SiN桥接或聚合物SSC。

3. 设计边耦合器绕不开的四道关

参数会抄，结构会画，真正决定能不能用的往往是下面这四个问题。每个问题我都在实际流片里吃过大亏，必须展开讲。

3.1 端面反射：一个容易忽略的隐形杀手

硅的折射率3.48左右，直接暴露在空气中时，端面菲涅尔反射率根据公式算下来接近30%，换算成回波损耗只有约-5 dB。这个回损水平在绝大多数光通信系统里都是灾难性的，会导致激光器频率抖动、链路噪声恶化。

实际边耦合器的端面处光场主要分布在二氧化硅或氮化硅里，反射率没那么夸张，但也远不到“没有反射”的程度。我曾经给流片回来的倒锥耦合器用OFDR测回波损耗，裸端面状态下回损大概在-14到-18 dB之间，这对相干系统来说还是太差。

解决端面反射有两个主流手段：

• 端面镀增透膜。在划片后的芯片端面上镀一层介质膜，把端面等效反射率压到0.1%以下，对应回损大于-30 dB。问题是镀膜只能在封装环节做，增加了工序和成本。
• 端面倾斜设计。把耦合端面与波导方向设计成一个夹角，端面反射光不再耦合回波导前向和后向模式，而是直接泄露到包层里。这个角度一般取7到10度。倾斜角度太大，会改变端面处模场形状，影响耦合效率，需要仔细仿真权衡。

我在测试里发现，很多边耦合器设计仿真反射很低，厂内测试好得很，一到系统联调就开始出现莫名其妙的相对强度噪声，查到最后都是耦合端面回损超标。所以设计阶段一定要把回损目标写进规格书，测试阶段也要第一时间测回损，而不是只盯着插损。

3.2 偏振相关性与大带宽的真相

边耦合器在原理上并不像亚波长光栅那样对偏振敏感，因为它是渐变结构，TE和TM模式都能以类似的方式完成演化。但实际工艺中，刻蚀侧壁角度、上下包层厚度不对称都会引入偏振相关损耗。好的边耦合器设计，TE和TM插损差可以控制在0.3到0.5 dB以内。

带宽方面，边耦合器天然是宽带结构。如果只凭倒锥本身，C波段到L波段完全无压力，有些设计能覆盖1260到1620纳米的O到U波段，3 dB带宽超过300纳米。这在光栅耦合器那儿想都不敢想。

但要注意，带宽大了不代表测试就好测。波长变化时，模场尺寸和最佳焦点位置都会微微变化。我用同一个透镜光纤扫描不同波长下的耦合峰值位置，1550纳米和1310纳米之间的最佳对准点偏移可以达到1到2微米，这在自动化耦合封装里必须做波长补偿校准，否则宽带器件在窄带测试机上会测出虚高的插损。

3.3 工艺容差：从版图到划片之间的一切变量

边耦合器是少数对工艺细节极度敏感的器件。它的尖端宽度往往贴近光刻极限，不同流片批次之间哪怕只有10纳米偏差，耦合效率都可能变化0.2到0.3 dB。

除了光刻，还有两个变量比设计参数本身更影响良率：

• 上包层厚度。边耦合器的模场很大一部分在包层里传播，上包层厚度直接影响模场直径和对称性。SOI代工平台的二氧化硅上包层厚度通常有±10%的工艺波动，体现在耦合损耗变化上就是0.3到0.5 dB的差异。
• 划片和端面质量。边耦合器必须把光从芯片端面耦合进波导，芯片切割位置、端面粗糙度、端面垂直度都直接进入光学路径。划片时微小的崩边、断面倾斜，都会让端面模场被截断或畸变。

所以我在版图阶段就要求倒锥尖端到划片道的距离留够余量，一般不低于300微米，给划片工序足够的浮动空间。封装端面的处理，最好是和封装厂提前对齐，确定是用隐形切割还是研磨抛光，然后反向约束芯片的设计。

3.4 无源对准与容差设计：量产效率的隐藏决定因素

量产封装里，测试机台的对准时间决定了整个封装成本。边耦合器模场越小，对准容差越紧，自动化封装的对准循环时间越长，甚至可能需要改成紫外固化胶加主动对准，进一步增加工序。

这是一个需要和封装团队反复确认的参数。我的建议是，如果最终产品面向大批量，设计指标不要只盯着最优状态下的插损，而要关注±0.5微米对准偏移时的插损劣化。牺牲一点理论最优值，换取更大的失配容忍度，在量产指标上反而更划算。

4. 实测边耦合器：从对准流程到数值解读

设计做完了，流片回来，真正的考验在测试端。边耦合器的测试和光栅耦合器有很大不同。光栅是垂直耦合，光纤阵列贴上就行；边耦合器是端面水平耦合，整个对准链路是另一个量级的复杂度。

4.1 测试链路搭建与对准操作细节

测试边耦合器，我习惯用的核心工具是一台带六维压电位移台的自动化对准系统，光纤端面固定在夹具上，芯片吸附在真空载物台上，通过采集功率计读数实时搜索最佳耦合位置。

大概的操作流程如下：

1. 先用可见光或近红外光观察端面位置，把光纤端面和芯片端面的距离大致控制到几十微米以内。
2. 打开激光器，设定在工作波长，进行二维光栅扫描，X和Y扫出功率热力图，找出最大值位置。
3. 然后做Z轴方向（光轴方向）扫描，记录功率随间距变化的曲线，找到平坦区间。这一步很关键，因为间距太近会碰坏端面，太远又因为发散损耗增大。
4. 有条件的再优化端面倾角。实际芯片划片后倾角很难保证绝对垂直，通常需要俯仰和偏摆两个维度再做一次扫描优化。
5. 测完一个端面，用同样的流程在输出端建好链路，才能开始测插入损耗。

一个实测细节：透镜光纤的工作距离通常在5到20微米，对准时要严格控制Z轴步进，避免撞到芯片端面。我发生过一次用自动回退功能时步进没设好，直接把透镜光纤的球头挤碎了，一整套设备停机两周。后来我养成了习惯，粗对准时先用长工作距离物镜目视确认间距，再让机台自动扫描时把Z轴扫描范围限制在安全区间内。

4.2 耦合损耗的测量方法：扣减法到底扣的是什么

测量边耦合器插损，最常用的是扣减法，也叫cutback法。具体做法是，在版图上设计两条长度差异已知的相同直波导，一条长度L1，一条长度L2，两条波导两端的边耦合器完全相同。分别测出两条链路的整体损耗，相减之后除以长度差，得到单位长度波导损耗。然后回到任意一条链路，用总损耗减去已知波导传输损耗，剩下的一半就是单端耦合损耗。

这个方法听上去简单，但有个前提：两条波导的耦合器必须认为是完全一致的。实际上因为划片端面位置、切割角度的随机性，不同耦合器会有工艺差异，这个假设往往不成立。所以我在版图里会设计多个重复结构，至少测5组数据取平均，才能把端面随机差异摊薄。

另一种方法是用参考环回波导（loopback）。光从输入耦合器进去，经过一段低损耗波导，再从同一个边耦合器出来，也就是U型回环结构。测得回环总损耗，减去已知波导损耗再除以2，就能算出单端耦合损耗。这个方法的误差主要来自波导损耗的不确定性，但胜在快，单次测试就能得到结果，比较适合量产抽检。

4.3 我踩过的一次回损测量坑

有一段时间，我在测一款SiN辅助倒锥时，OFDR扫出来的回损曲线在芯片内部大约1厘米处出现了一个明显的反射峰，位置正好和硅锥到SiN锥的重叠区对应。最开始我以为是重叠区设计有问题，反复跑了FDTD仿真，结果反射都远低于测试值。

后来拆解发现，反射峰其实来自测试端面之后，透镜光纤端面和芯片端面之间那段空气隙没有完全消除多重反射，OFDR上看就像一个深藏在芯片内部的“幽灵反射”。处理办法是在计算回损时把端面反射峰和芯片内部反射区域分别圈定积分，或者用折射率匹配液填充光纤和芯片之间的间隙，让空气隙完全消失。

这个案例给了我一个教训：测边耦合器的回损，一定要先搞清楚反射峰的位置归属，再用空间分辨率足够高的设备（OFDR或OLCR）做分段定位，不要一看到回损超标就跑到仿真里去怀疑设计。

5. 边耦合器 vs 光栅耦合器：选型从来不是技术题

做硅光芯片的人，几乎逃不掉一个灵魂拷问：接口用光栅耦合器还是边耦合器？太多人一上来就比插损，实际上这俩的差异远不止插损一项。

5.1 两种耦合器的核心差异对比表

这张表列得很直观，但真正的选型逻辑比表里更复杂。

5.2 我的选型习惯与项目经验

我在绝大多数流片项目中，都会同时摆上光栅耦合器和边耦合器两组测试结构。光栅耦合器负责快速验证片上器件性能——不需要划片就能在晶圆级直接测，适合评判不同版图迭代的效果。边耦合器则作为该器件最终使用的接口形式，单独划片、端面处理后做完整链路测试。

到了产品阶段，选型逻辑就很清楚了：

• 如果系统对带宽要求高，比如相干光模块需要覆盖C+L波段，边耦合器基本是唯一选择。
• 如果系统对链路插损极度敏感，边耦合器的低插损优势无可替代。
• 如果产品要走晶圆级测试、晶圆级封装，光栅耦合器在成本和良率上优势明显。
• 如果系统本身对回损有苛刻要求，边耦合器配合AR镀膜或倾斜端面更好控制回损，光栅耦合器的高回损会是很麻烦的收紧参数。

我见过不少项目组在初期用光栅耦合器做原型验证，眼看着性能不错，结果到封装阶段发现光栅带宽和回损满足不了系统指标，只能回头重新设计边耦合器，整个周期推倒重来。所以选型这件事，宁可前期多想一步，也不要等流片回来再反悔。

5.3 一个两全其美的做法：混合测试结构

如果想兼顾两者的优点，有一个很实用的做法：同一颗芯片上，把功能模块的输入输出分别引到一组光栅耦合器和一组边耦合器，中间用低损耗波导加多模干涉器（MMI）分光连接。这样晶圆级测试用光栅耦合器快速筛片，选出功能正常的芯片后再划片、端面处理后用边耦合器做最终系统级验证。

代价是每个端口多了一个分光器和额外的波导长度，但对研发阶段的流片而言，多出来的这几分贝损耗完全可以用片源和时间的节约弥补回来。我最近两个项目都是这么干的，实测下来沟通成本和测试周期都少了很多。

6. 这篇综述（一）先聊到这里

做边耦合器设计这几年，我最大的感受是：它不像硅光调制器或探测器那样有那么多新概念，更多是材料和几何的较量，但正因为这份“笨功夫”，它反而成为硅光芯片能否真正走向产业化的关键瓶颈之一。没有好的边耦合器，芯片上算得再漂亮，到了封装这一步还是会原形毕露。

这套综述的第一篇，我把边耦合器的物理本质、主流结构、关键设计约束和测试方法串了一遍。篇幅所限，端面工艺细节、自动化耦合封装的具体参数优化、以及最近两年很热的激光器集成边耦合方案，都还没来得及展开。按照我的计划，后面要单独写一篇端面处理与封装工程，再写一篇边耦合器与片上激光器集成的案例拆解，如果大家手头有相关实测数据或者翻车经历，也欢迎在我评论区里一起聊。