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1. 先弄清楚“高精度”对你到底意味着什么

做了这么多年硬件电路设计，每次看到有人抱着24位ADC的数据手册来找我把关选型，第一句话基本都是“这个位数够高吧”。而我最想反问的其实是：你要的到底是分辨率还是精度？换句话说，你系统最终的目标误差是多少？

高精度ADC选型这件事，最忌讳的就是一上来盯着位数挑芯片。24位听起来很唬人，但真正决定你电路能不能达到“高精度”的，往往是数据手册里角落里那几行小字——INL、温漂、基准源噪声、电源纹波抑制比。整个选型过程本质上是一个从“系统指标”倒推“器件参数”的过程，而不是反过来。

我在实际项目里一般会先回答三个问题：

1. 测量范围：被测信号满量程是多少？是±10V还是±0.1V？这决定了前端信号调理电路的增益分配，也直接决定ADC输入范围怎么匹配。
2. 信号带宽：信号是直流缓变信号（称重、测温），还是动态信号（振动、音频、电网波形）？不同带宽下，ADC的架构选择完全不同——Σ-Δ型适合低频高精度，逐次逼近型（SAR）适合中等带宽高精度，流水线型则更偏向高速采集。
3. 最终精度目标：这里要说清楚，精度目标必须包含温度范围、寿命漂移和校准条件。比如“常温下0.1%精度”和“-40℃到85℃全温区0.1%精度”，这中间差着好几档选型方案。

再补一个前置概念：分辨率≠精度。分辨率是ADC能分辨输入的最小变化量，由位数直接决定；而精度是ADC转换结果与真实值的贴近程度，它等于噪声、线性误差、增益误差、失调误差、基准漂移、电源扰动等一系列误差的叠加。

举一个特别直观的例子：同样标称24位的ADC，A芯片在10SPS采样率下有效分辨率能到23位，B芯片标称24位但实际ENOB只有19位。如果你只比较位数，会觉得这块B芯片“也够用”，但真正进系统后你会发现B的底噪远大于A，小信号细节直接被淹没。这就是参数表背后的差距。

所以在本文里，我按照自己这些年做高精度数据采集板的顺序，把选型时需要逐个拆解的关键参数过一遍，包括每个参数怎么读、对实际电路有什么影响、哪些参数之间会互相制约。下一节先讲直流参数——因为大部分高精度系统都是做直流或慢变信号测量，这块才是真正的底牌。

2. 直流参数才是位数的真实底牌

2.1 INL和DNL：数据手册里最容易被忽略的两行

先看INL（积分非线性）和DNL（微分非线性）。这两个参数描述的是ADC转换曲线与理想直线的偏差，单位通常是“LSB”或“ppm of FS”。

INL的定义是：实际转换曲线在满量程范围内偏离理想曲线的最大垂直距离。这个参数对高精度测量的影响最直接：假设你的ADC输出是16位，INL是±2LSB，那就意味着即便噪声为零，你测到的每一个点都可能偏了几个LSB，而且这个偏差和输入幅度相关，呈非线性分布。

DNL则描述相邻两个码对应的模拟输入间隔与理想间隔的偏差。DNL小于-1LSB就会导致失码——某些中间码根本不会出现。对波形测量类应用，DNL比INL影响更大，因为你重建的波形会在这个台阶上产生畸变。

这里有个关键认知：INL很难通过软件校准消除。失调和增益误差用两点校准就能拉回来，但INL是一条非线性的曲线，每一点需要的修正量不一样，即使做多项式插值也只能减小残余误差，不可能完全消除。所以INL这个参数，基本是“芯片出厂时值多少就是多少”，选型时务必留足裕量。

我的选型经验是：高精度场景下，INL至少要控制在目标精度值的1/4到1/5。比如系统目标精度是0.01%，那你选INL小于0.002%的ADC才比较稳妥。具体到型号上，ADS1262的典型INL能到3ppm，ADS1256的INL典型值大约在0.001%级别（接近10ppm量级），差别很明显，价格自然也不同。

DNL一般不用专门校，只要确认它没有失码风险就够了。对大部分Σ-Δ型ADC，数据手册上DNL典型值都很小，不用过度操心，但SAR型ADC需要多留意。

2.2 失调和增益误差：能校准，但别只看常温

失调误差（Offset Error）是零输入时ADC输出不为零的量；增益误差（Gain Error）是实际转换斜率与理想斜率的偏差。

这两个误差原则上都可通过软件校准来消除：输入端短路采一次零，得到失调量；输入端接已知高精度基准源采一次满量程，得到增益系数。两点校准之后，剩余误差就只剩下校准基准本身的不确定度，以及这两个参数随温度和时间的漂移。

问题在于：校准解决的是“当前时刻”的误差，而漂移才是真正的敌人。失调温漂和增益温漂在数据手册里分别以 μV/°C 和 ppm/°C 为单位。假设增益温漂是1ppm/°C，系统工作环境变化20°C，就产生了20ppm的额外误差，这个值是校准无法消除的——总不能给每台设备都装上恒温槽吧。

所以在选型时，我会重点看这几行参数，并且做一道简单的“全温区误差预算法”：

• 目标：0.02%精度，温区跨度40°C
• 选型对象的增益温漂必须小于：0.02% ÷ 40°C = 5ppm/°C
• 若数据手册标称10ppm/°C，即便室温下精度满足要求，全温区也是不合格的

很多工程师选型翻车就翻在这里，只看25°C时的精度，等产品到了用户现场夏天一晒就彻底偏出去了。

2.3 参考电压温漂：高精度系统的隐形天花板

参考电压基准的温漂，往往是整个ADC链路里最容易被忽略、影响却最致命的一环。为什么？因为ADC转换结果本质上是对输入信号与参考电压的比值进行量化，参考电压漂移多少，测量结果就跟着漂多少。

比如你用ADR4525（25ppm/°C温漂）给手里那个18位ADC做基准，温度变化20°C，参考电压就漂了500ppm。而18位ADC的1LSB对应约3.8ppm的满量程，也就是说基准的漂移远大于ADC自身的量化误差，ADC再精准也没用，天花板是基准给的。

我在选基准源时一般这样定指标：

• 目标系统精度 0.01%（100ppm）
• 温度范围 20°C 波动
• 基准温漂 <=（100ppm ÷ 20°C）÷ 3 = 约1.7ppm/°C

这里除以3是给自己留裕量，因为除了基准温漂，还有基准噪声、ADC温漂、电阻温漂等误差源。落到具体选型，温漂1ppm/°C量级可以看REF5025、LT6655、ADR4520等，再往上有亚ppm级别的LTZ1000，但那普遍过于昂贵，除非做计量级设备，否则没必要。

另一个容易踩的坑是基准噪声。长期漂移之外，基准还有低频1/f噪声和宽带噪声，这部分会直接叠进ADC结果。后面专门用一节讲。

3. 动态参数在高精度场景下怎么读

3.1 SNR、ENOB与有效分辨率：别被位数唬住

SNR（信噪比）是满量程正弦波功率与总噪声功率之比，单位dB。由SNR换算ENOB（有效位数）的公式是：

ENOB = (SNR - 1.76) / 6.02

这个公式背后就是：理想ADC在满量程输入时的量化噪声对应SNR约等于6.02N+1.76dB。通过这个换算，你能直接看出一个标称24位的ADC在实际工作时到底“相当于多少位的理想ADC”。

举个例子，某款标称24位的Σ-Δ型ADC在增益为1、无过采样时SNR实测做到90dB，那ENOB就是(90-1.76)/6.02≈14.7。剩下的位数全被噪声消耗掉了。如果你只看标称位数，以它为基准设计后端算法，最后做出来的系统精度一定对不上账。

还需要区分两个容易混淆的概念：

• 有效分辨率：把输入短接，用输出噪声的峰峰值计算出的分辨率。
• 有效位数ENOB：基于满量程正弦波输入测得的SNR换算，它包含了输入信号相关噪声之外的所有非线性失真。

二者中，无噪声分辨率（峰峰值噪声换算）更贴近“稳定读数”的实际体验。比如一个24位ADC，若输出噪声的峰峰值为15μV，参考电压5V，那么无噪声分辨率约为log2(5V/15μV)≈18.4位。这比标称位数少得多，但对做称重、测温这类“读一个稳定数字”的应用，这个数字才是选型真正需要的。

3.2 THD、SFDR：高频场景最怕的“鬼影”

THD（总谐波失真）衡量的是输出信号中谐波分量的占比，SFDR（无杂散动态范围）衡量的是除基波外最大杂散分量的相对幅度。

在高精度测量中，这两个参数如何影响应用？如果你做的是音频采集或振动分析，THD决定你能不能忠实还原波形；如果是频谱分析测小信号，SFDR决定了你能否在强基波旁边分辨出微弱的次谐波分量。

举一个实战案例：我们之前用一款SAR ADC采集一个10kHz、2Vrms的标准正弦波，输出做FFT后发现有个-70dB的杂散尖峰，频率刚好在41kHz处，追查上去就是ADC的SFDR指标差。虽然SNR极高，但这个杂散会让你在做多频信号分析时误判为真实频率分量。

对高精度应用，我一般建议：

• 做精密计量类直流测量：THD需求相对低，SFDR高于90dB就行
• 做振动或音频分析：SFDR尽量不低于100dB，THD不低于-100dB

实际读数据手册时要注意SFDR的测试条件——输入信号频率、幅值、采样率都和SFDR有强相关，直接对标你实际工况查看才有意义。

3.3 采样率与过采样：平均能救精度吗？

过采样加平均确实能提升分辨率，但有几条硬约束必须明白。

噪声模型上，过采样提升分辨率的前提是噪声近似白噪声，即功率谱平坦。如果噪声里有明显的1/f分量或某个固定频率的尖峰干扰，单纯平均并不能有效消除这些成分的贡献。

从数字上看，每增加4倍过采样，有效分辨率理论上提升1位（白噪声条件下）。假设你ADC本身有效分辨率是19位，想靠平均顶到21位，需要把采样率提高16倍，这会直接影响系统吞吐量、功耗和数据传输压力。而且别忘了真正限制最终噪声下限的那个“基底”，往往是基准源噪声或前端运放的电流噪声，这些都不会因平均而消除。

所以高精度系统里，过采样应该作为“锦上添花”的手段，而不是取代器件选型的“救命稻草”。如果你的ADC本身ENOB就不够，先换个好的，再谈平均。

4. 数据手册看不出的四个“隐形参数”

4.1 基准源噪声：隐藏在结果里的低频起伏

基准源的噪声分为宽带噪声和低频1/f噪声。宽带噪声还可以靠后端数字滤波或平均压一压，1/f噪声则异常顽固——它的能量集中在直流附近，恰好落在高精度直流测量的目标频段内，用什么低通滤波器都很难剔除。

判断一个基准源适不适合高精度ADC，先看数据手册里的“噪声密度”曲线或“0.1Hz到10Hz范围内的峰峰值噪声”参数。计量级基准的0.1-10Hz噪声能做到微伏甚至亚微伏级，普通基准能做到3-5μVpp已经不错。

实际配比上，建议基准噪声贡献控制在ADC量化噪声的1/3以下，否则基准会变成整个链路里最大的噪声源。举一个我们项目里实测的数据：同样一块24位ADS1256采集板，外接3.3V/1.2ppm°C的低噪声基准时，短接输入测得的噪声峰值约为0.8μV；换成某款普通三端稳压器的输出电压做基准，短接噪声直接跳到3.2μV。ADC没换，结果差了一个量级。

4.2 电源抑制比：开关电源的诅咒

ADC的PSRR（电源抑制比）描述的是电源电压变化/纹波对转换结果的抑制能力。数据手册里一般给的是低频SR+（VDD变化对应输出码变化比例）和PSRR频率曲线。

高精度系统最典型的设计失误，就是把开关电源的输出直接给ADC供电。开关电源纹波通常在10-100mV级别，频率范围从几十kHz到几MHz。而大多数ADC在高频段的PSRR会显著劣化，这些纹波就会穿进转换结果，变成无法通过软件消除的噪声。

我常用的电源方案是“LDO+π型滤波”两级供电：

• 一级LDO把电压降到ADC所需电压值，同时把纹波压到1mV以内
• 后级RC滤波（例如10Ω+10μF）再滤掉残余高频噪声

这时候再看PSRR曲线，保证你在开关频率那一段有多余20dB的抑制空间。实测中，用线性稳压电源直接对比较干净的LDO供电，对ADC底噪贡献区别不大，但两者接在同一个开关电源后面，差别就会立刻体现出来。

4.3 输入阻抗与开关电容输入：前端驱动的隐形负担

很多高精度ADC（尤其是SAR架构）的输入端并不是纯阻性负载，而是内部有开关电容阵列。采样开关反复导通断开，输入电流是脉冲式的，等效输入阻抗会随时间变化，并且和数据手册里的采样率、时钟频率强相关。

如果你用一个高阻抗源直接驱动这种ADC，采样瞬间的电流尖峰就会在源电阻上产生压降，导致建立误差——明明ADC本身的INL和噪声都很好，测量结果却带上了不可预测的偏置或抖动。

解决思路有两条：

• 前端加一个高性能运放做缓冲驱动，用低输出阻抗去强行“喂”ADC输入端
• 或者选择内部集成输入缓冲器（如某些Σ-Δ ADC）的型号

在后一条思路上，要警惕：输入缓冲器带来高输入阻抗的代价，是会贡献额外的噪声和失调电压。数据手册里通常单独列出“BUF ON/OFF”两套噪声指标，对比之后再做取舍。

我自己的习惯是：信号源阻抗在1kΩ以下、且ADC前级没有运放时，经常选带缓冲输入的型号；信号源已经经过运放调理的，则倾向于关断缓冲，让噪声更低一点。

4.4 时钟与数字接口抖动：隐藏的时间误差

对Σ-Δ型ADC来说，采样时钟的抖动会直接影响SNR，尤其是过采样率较高的场景。而很多工程师只关注模拟链路，完全忽略了时钟源和数字接口时序对精度的潜在影响。

选型时要关注数据手册里的“模拟输入时钟”或“主时钟”抖动容限。实测中，给ADS1256换上不同质量晶振，用同一输入信号比对底噪，能差出1-2dB的SNR。对高精度采集系统，我一般不用MCU内部RC振荡器做ADC时钟，至少选一个20ppm以内、低抖动的有源晶振，如果条件允许，用TCXO也不算过分。

数字接口侧的时序参数同样容易出问题——SPI读转换结果的时序余量不足会导致丢码或错码，这在高精度系统中会表现为偶发性的跳变毛刺。选型时留意手册的时序图，在MCU端把SPI速率降为数据手册支持速率的1/2到1/3，能显著降低对时序误差的敏感度。

5. 电路设计配合选型：真正的硬仗在前端

5.1 抗混叠滤波：带外噪声的折叠效应

高精度ADC选型完成后，下一道工序是设计前端信号调理，这个阶段最常见的坑是“抗混叠理解不透”。

很多ADC采样率并不高，比如ADS1256在20SPS采样率附近工作。此时带外高频噪声（包括前级运放的宽带噪声、电源耦合进来的开关噪声）都会被“折叠”进奈奎斯特带宽内，变成低频噪声叠加在转换结果上。这并非ADC自身的缺陷，而是采样系统的固有物理规律。

给高精度ADC配抗混叠滤波器，不建议只用一个一阶RC了事。一阶RC在截止频率以上的衰减只有-20dB/dec，对带外噪声的抑制能力不够强。我的经验是至少二阶，甚至根据系统精度需求用三阶有源滤波器。

设计滤波器时有一个前置关键步骤：先确定ADC实际工作的信号带宽与采样率的比值。比如信号频带是DC到100Hz，采样率是20SPS（这个组合本身有问题），那滤波器截止频率应该设在多少？100Hz还是80Hz？这就需要你在信号保真度和噪声抑制之间做权衡。

正确的顺序是：先确定信号关注带宽，再定ADC采样率，再反推滤波器的截止频率和阶数。把这个顺序反过来，往往会陷入“滤波器把信号压没了，噪声却没压住”的尴尬局面。

5.2 驱动运放选型：噪声匹配是硬道理

高精度ADC前级驱动运放的选型，听上去简单，实际有不少细节。最常见的判断标准是“增益带宽积够了就行”，但这在高精度场景远远不够。

运放对ADC系统的噪声贡献需要做一次完整的噪声估算。运放的电压噪声密度（nV/√Hz）、电流噪声密度（fA/√Hz）和外部电阻产生的热噪声，三者叠加成前级的总噪声。这个总噪声在ADC输入端的等效值必须低于ADC本身的噪声等效值，至少要低到1/3以下，否则你辛辛苦苦选的“低噪声ADC”会被一个噪声密度很高的运放彻底毁掉。

举一个我们实际碰到的例子：某项目用ADS1278（24位，带缓冲）做多通道振动采集，前级驱动运放用了某款GBW=100MHz的高速运放，噪声密度达10nV/√Hz。实测下来，ADC短接输入时的本底噪声比理论值高了两倍多。后来换成噪声密度约2nV/√Hz的低噪声精密运放，底噪立刻回到理论值附近。

运放选型几个关键参数别忽视：

• 失调电压Vos和它的温漂：直接影响直流精度，尽量选Vos<100μV、温漂<1μV/°C的型号
• 噪声密度：电压噪声密度与增益成反比关系，低增益下电流噪声占比变大，高增益下电压噪声变成主导，按实际增益分配去估
• 输出驱动能力：SAR ADC的开关电容负载需要运放提供瞬时脉冲电流，运放必须有能力在建立时间内稳定输出，不能只看线性输出能力

5.3 布局布线：模拟地与数字地的处理逻辑

高精度ADC电路最终做出来的精度，有相当一部分取决于Layout，这部分往往是新手最容易翻车的环节。

分割地还是统一地？我的结论是：高频混合信号电路现在普遍推荐的“统一地平面+按区域分区”思路同样适用于高精度ADC，但有一个前提——模拟地平面永远是连续完整的，不允许被数字走线割裂。

具体做法：

• ADC芯片布局在模拟地和数字地交界处，底下铺完整连续的地，避免在芯片下方穿过数字线
• 模拟信号走线尽量短，且尽量不要离电源线太近，保持3倍线宽以上距离
• 基准源芯片紧靠ADC的基准引脚，基准电路走星型拓扑，避免多路负载共用一段铜皮导致互相干扰
• 去耦电容的布局遵循“小电容靠近引脚，大电容稍远”的原则，每路电源至少一个100nF瓷片电容贴近电源引脚放置

还有一个容易踩的坑：ADC的电源脚与数字接口引脚之间的距离很近，数字跳变会通过基片耦合干扰模拟部分。数据手册通常建议在电源与地之间加RC（比如10Ω串联）隔离数字侧噪声。这个细节看起来不起眼，实测对底噪的影响很可观——我们这个环路加完RC隔离后，有效分辨率抬升了将近半位。

另外一个布局细节是保护环（Guard Ring）。对高阻抗模拟输入，在输入引脚周围用一圈地线围起来，充当泄漏电流的屏蔽环，能明显降低PCB表面漏电流造成的误差。高精度仪表类项目里这个做法几乎是标配。

6. 实测中验证选型的几条经验

选型完成、电路板焊好之后，真正的验证工作才算开始。我不相信只看数据手册和仿真就能确认“这个ADC能到多少精度”，每次打样回来都要做一套固定的实测流程。

第一手实验莫过于把ADC输入端短接，直接测底噪分布。这个动作能快速区分噪声来源：如果短接后测得的噪声远高于数据手册的无噪声分辨率，那问题大概率在电源、基准或布局，而不是ADC芯片本身。分步骤排查的方法是：先短接输入测一次，再换外部低噪声基准源测一次，再把供电从LDO换成电池测一次，每换一次看噪声有没有改善，定位到具体源头。

校准方面，我强烈建议做三点校准而不是两点校准。两点校准（调零+调增益）了线性误差，但无法修正INL造成的中段偏差。在一个完整量程范围内取低、中、高三个点做分段校准，实测能把系统线性度修正到接近ADC的INL水平。代价是要多存一个校准系数，但对高精度场景来说很值。

滤波器配置上也有一个经验：对Σ-Δ型ADC，数据手册里提供的数字滤波器选项（线性相位、低延迟等）不要随便选默认值。我们做称重应用时用过Sinc滤波器，默认模式下对50Hz工频的抑制只有30dB左右，换成带50Hz凹口的滤波模式后，工频干扰降低了近40dB。这个参数虽然不写在ADC选型的关键列表里，但对实际应用的结果影响巨大。

时钟配置方面，如果MCU系统里有多余定时器，可以考虑用定时器输出PWM做ADC采样时钟，而不是直接引MCU主频分频。PWM的抖动可控、频率可调，比直接拿系统主频灵活很多。我们做过对比测试，相同条件用PWM时钟比用主频分频时钟的底噪改善约1dB。算不上翻天覆地，但在高精度边缘就是这一点点的积累决定成败。

再唠叨一个容易被忽视的软件问题：读ADC数据时的数字滤波顺序。我建议先做数字平均或抽取滤波，再做校准，最后做非线性修正。这个顺序颠倒会导致校准系数跟噪声统计耦合，带来不可控的附加误差。

写在最后

高精度ADC硬件电路设计的核心不是“选一片最贵的”，而是把每一级噪声和误差都压在ADC自身底噪之下。每次做这个结论时，我都觉得用一句话总结特别贴切：ADC只是比赛终点，真正的赛道是基准、电源、前端运放和PCB布局。这篇文章里的参数拆解思路和实测经验，都是从实际项目中一点点磨出来的，希望对正在做高精度采集系统的你有帮助。关于选型阶段的关键参数取舍，如果你也在同步做电源设计，建议先把基准温漂和电源方案定死，再回头看ADC，能少走不少弯路。