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带隙基准源在模拟芯片里几乎是“常驻模块”，ADC、DAC、LDO、DC-DC、存储器的读出电路里都有它的身影。我之前刚入行时觉得这东西原理很简单——一个负温度系数的VBE加一个正温度系数的ΔVBE，拼一拼不就完了？但真正自己动手设计、仿真、流片、测试一圈下来才发现，带隙基准源想做好，远远不是把两条温度曲线凑在一起那么回事。那些教科书上没细讲的坑——从运放失调到启动电路，从电阻类型到版图匹配，每一个都足以让一版芯片白流。

这篇文章我想把这几年做带隙基准源过程中踩过的坑和积累下来的要点，一次性讲清楚。内容面向正要开始做bandgap的在校学生、刚入行的模拟IC工程师，也适合想回头系统梳理一下的同行。我会重点讲设计取舍背后的逻辑、实际操作中怎么定参数、以及流片回来一测才发现的问题怎么查，不写空泛的道理，尽量多给可以复用的经验。

1. 带隙基准源的整体架构与选型逻辑

1.1 带隙电压为什么能“稳如泰山”

带隙基准的核心，是用一个负温度系数电压和一个正温度系数电压按比例相加，使总输出电压对温度的一阶导数近似为0。负温度系数来自双极型晶体管（BJT）的基极-发射极电压VBE，正温度系数来自两个工作在不同电流密度下的BJT的ΔVBE。

先说VBE。硅BJT的VBE在常温下大约是0.7V到0.8V，温度系数大概是-1.6mV/℃到-2.2mV/℃，具体数值跟工艺、集电极电流密度都有关。这个负温度系数的物理根源是pn结内建电势随温度升高而降低，半导体本征载流子浓度随温度剧烈变化。VBE表达式中除了线性项，还隐含了一个与温度有关的非线性项，这个非线性项是后面曲率补偿的出发点。

再说ΔVBE。让两个BJT分别流过不同电流密度（通常用两个相同BJT，一个电流是另一个的N倍，或者一个BJT和N个并联BJT通相同电流），它们的VBE之差就是：

ΔVBE = VT * ln(N)

其中VT = kT/q，常温下约25.85mV。这个电压的温度系数为正，大约是+0.087*ln(N) mV/℃。N取8的话，ΔVBE约54mV，温度系数约+0.18mV/℃。

把VBE和ΔVBE按比例加起来，只要比例系数选得合适，就能让温度系数的一阶项归零。典型输出电压在1.2V附近——这个数值正好接近硅的带隙电压1.12eV对应的电势，所以叫“带隙基准”。这里要说明一下，输出不一定非得等于1.2V，通过电流模架构可以输出低于1V的基准，但传统电压模带隙确实就在1.2V上下，这是由抵消条件决定的结果，不是刻意去凑的。

1.2 电压模、电流模、Brokaw结构怎么选

带隙基准源主流架构有三类，各有各的脾气。

电压模结构是最常见的，运放钳位两个BJT的集电极或发射极电位，产生ΔVBE的电阻上流过PTAT电流，再把这个电流引到串联电阻上，和VBE相加。优点是结构直观、电阻比决定温漂、对电阻绝对值的温度系数不敏感；缺点是比较难输出低于1V的基准，因为VBE本身就有0.7V，再要保证运放工作，电源电压太低压不住。

电流模结构先把PTAT电流和与VBE相关的电流都转成电流，再通过电阻网络求和，用电阻比例决定输出电压幅度。它的好处是输出电压可以任意设定，能做亚1V基准，适合低电源电压场景；代价是电流镜变多、噪声变差、对电流镜匹配更敏感，而且输出精度和电阻绝对值的温度系数直接挂钩。

Brokaw结构本质上是一种用运放做有源负载的带隙，输出级的BJT自己兼作放大管，文献里讲得很多，适合做低功耗和高精度场景。国内工程实践里，传统电压模和电流模用得最多。

选架构的核心逻辑其实是看约束条件：电源电压是多少，输出基准要多少伏，功耗预算多少，噪声指标严不严。而不是看哪个结构听起来高级。我个人的经验是，1.2V输出、电源电压高于1.5V的场合，优先做电压模；要做0.6V到0.9V的基准，或者电源电压只有1.2V左右，就老老实实上电流模。

2. 设计带隙基准源必须先想清楚的5个关键细节

2.1 运放失调是精度的头号杀手

很多人设计带隙基准时，把注意力全放在BJT和电阻的计算上，运放随便搭一个高增益结构就完事。其实运放失调电压（Vos）才是决定带隙基准实际精度的第一因素。

失调电压在带隙基准里会被直接放大。拿电压模结构来说，理想情况下ΔVBE精确等于VT*ln(N)，但运放输入端一旦有失调，等效会叠加到ΔVBE上。最终输出Vref对失调的增益大约是M = 1 + R2/R1，也就是电阻比加1。这个M一般在8到10左右，意味着1mV的失调就能在输出端造成8到10mV的偏差。

8到10mV的Vref偏差是什么概念？一个设计目标是30ppm/℃的带隙基准，从-40℃到125℃总共165℃的温度范围，允许的Vref变化大约只有30ppm1.2V165 = 5.94mV。也就是说，1mV失调引起的Vref误差已经超过了整个温度范围内的允许漂移。这还没算失调的温度漂移。

所以设计运放时要尽量把输入对管面积做大，减小工艺失配；必要时采用斩波稳定（chopper）技术消掉低频失调和1/f噪声。如果项目没有斩波条件，至少要在版图上把输入对管做成交叉耦合加dummy，把失调压到1mV以下，越低越好。

2.2 电流镜与BJT尺寸怎么定

带隙基准源里有两类电流镜：给BJT提供偏置电流的电流镜，以及PTAT电流复制用的电流镜。电流镜的失配会直接体现在ΔVBE的误差上，所以电流镜管子的沟道长度不能太短，一般至少取2倍最小沟长以上，还要考虑是否加共源共栅（cascode）来提高镜像精度。

BJT的电流密度比N怎么取？N越大，ΔVBE越大，正温系数也越大，需要的电阻比M可以相应小一点，运放失调折算到输出的比重会降低。但N也不能无限大，N越大意味着BJT阵列里“1”和“N”两边的面积差越大，版图上失配变大，而且大N需要更大的版图面积。工程上N常在8到24之间取，8、16是最常见的两个值。取N=8时ΔVBE只有54mV左右，取N=16时约71.7mV，各有取舍。我一般先用8做手算，后面再根据仿真结果微调。

BJT本身一般用寄生PNP还是垂直PNP，主要看工艺提供什么。CMOS工艺里常用寄生PNP，发射区是P+注入，基区是N阱，集电区是P型衬底。这种管子Beta比较低，但VBE匹配特性很好，基准电路里对Beta不太敏感，所以用起来没问题。BJT的尺寸只要保证电流密度合理——常温下集电极电流密度取在1到10uA/平方单位比较合适，太大会偏离理想指数特性，太小又容易受漏电影响。

2.3 电阻类型会直接影响温度系数

电阻是带隙基准里最容易忽略又最影响实际表现的器件。不同工艺里电阻类型五花八门：高阻多晶硅电阻（HR Poly）、普通多晶硅电阻（Poly）、扩散电阻（Diff）、N阱电阻（NW），还有精度很高的金属薄膜电阻。它们的方块阻值、温度系数、电压系数、失配特性完全不同。

电压模带隙基准有个理论优点：输出电压表达式里是电阻比值，不是电阻绝对值，所以电阻的温度系数在一阶抵消里不直接出现。但实际情况没有这么理想——运放输入对管的偏置、BJT的集电极电流、电流镜的工作点都会受电阻变化影响，继而影响VBE和ΔVBE的精确值。更麻烦的是，高阻多晶硅电阻的绝对温度系数可能达到几百到上千ppm/℃，如果电阻随温度变化导致PTAT电流源偏离设计值，输出温漂曲线就会出现明显的弯曲。

所以选电阻时，优先选温度系数小、匹配好的类型。普通多晶硅电阻匹配不错、线性度好、寄生电容小，是基准电路的首选。高阻多晶硅虽然能省面积，但电压系数和温度系数都更大，除非面积受限严重，否则不建议用在基准核心。金属薄膜电阻精度最高但通常只有特殊工艺才有，成本高，一般用在高端模拟芯片里。

2.4 启动电路必须单独花时间设计

带隙基准源存在两个直流工作点：一个是我们想要的正常工作点——BJT导通、输出约1.2V、温漂正确；另一个是“零电流点”——所有管子都在亚阈值或截止区，输出接近0V或悬空。运放自身也可能有简并点，导致上电后电路卡在错误状态出不来。

启动电路的作用就是在上电过程中觉察到电路没有正常启动，然后注入一路电流把电路推到正常工作点，之后又自动退出，不影响稳态精度。很多第一次做bandgap的工程师会在启动电路上栽跟头，流片回来发现一批芯片上电后输出只有几十毫伏，或者要从外部碰一下才能工作，这就是启动电路没设计好。

启动电路设计里有几个细节容易被忽略。第一，启动电路的退出时机要合适，太早退出可能把电路拖回零电流状态，太晚退出会持续消耗静态功耗甚至干扰基准电压；第二，要覆盖PVT——不能只在TT工艺角仿真通过，要跑慢角（SS）加低温加低电源电压的极端组合；第三，启动电路本身的漏电在高温下会不会影响基准核心，这个要在125℃下验证。

2.5 一阶抵消不够时要考虑曲率补偿

一阶带隙基准的温度曲线不是一条水平直线，而是向上弯曲的抛物线形状。原因是VBE的高阶温度项——VBE表达式里含T*ln(T)之类的非线性项，一阶抵消只消掉了线性部分，非线性部分留在了输出里。

常温附近，曲线通常比较平，温度越高或越低，偏差越大。对于要求TC在20ppm/℃以内的应用，一阶结构基本达不到，需要做曲率补偿。常用手段有几类：用温度和电流的平方关系产生一个和曲率相反的补偿电流注入基准核心；或者利用两个不同电流密度比下的VBE差再取一次差，提取出高阶温度项来抵消；还有利用MOS亚阈值区指数的漏电特性做分段补偿。

曲率补偿是带隙基准设计里最考验电路感的环节之一。核心思想是“缺什么补什么”——知道主曲线是上凸还是下凹，就造一个反方向的温度变化量去拉平。初学阶段建议先在一阶结构仿真里看清曲率方向和大小，再决定加不加补偿电路，不要一上来就堆复杂电路，否则补偿电路自身的失配和温漂会让问题更复杂。

3. 一次完整的设计：从指标到版图的核心流程

3.1 先定指标再谈电路

做带隙基准源最大的忌讳是一上来就画电路。先明确需求指标，后面所有设计动作才有依据。我一般会先确认几个参数。

温度系数（TC）是核心指标，单位是ppm/℃，计算方法是Vref在温度范围内的最大变化量除以常温输出值和温度范围。比如-40℃到125℃下，Vref从1.198V变到1.204V，常温1.2V，TC = (6mV / 1.2V) / 165℃ = 30ppm/℃。

除了TC，还要看静态电流、最小工作电压、PSRR、噪声和面积。静态电流决定了基准模块在整颗芯片里的功耗占比；最小工作电压决定了你能用在哪一级电源下；PSRR决定了对电源噪声的抑制能力；噪声指标则直接影响ADC或者PLL等对噪声敏感的应用。表格列出来就是一个很清晰的设计输入表。

另外还要明确有没有trim要求。量产时BJT和电阻的工艺偏差会导致Vref偏离目标值，通常要做修调。修调位数的设计依据是蒙特卡洛仿真的误差分布，一般预留6到8位熔丝或模拟开关修调量。

3.2 参数计算示例：手算初值怎么来

以一个1.2V输出的电压模带隙基准为例，我通常按下面的流程手算初值。

设计条件是：电源2.5V到5.5V，常温300K，总电流预算5uA，BJT电流密度比N取8。

VBE的典型值取0.75V，温度系数取-1.8mV/℃。ΔVBE = VTln(8) = 25.85mV2.079 ≈ 53.7mV；ΔVBE的温漂约0.198mV/℃。要抵消-1.8mV/℃的VBE温漂，电阻比大约是M = 1.8/0.198 ≈ 9.1。

输出表达式是Vref = VBE + MΔVBE = 0.75 + 9.153.7mV ≈ 1.238V。如果要精确输出1.2V，可以微调电阻比到8.4左右，或者接受1.238V这个值——很多基准电路输出也是1.25V或1.24V。

接下来定电阻值。PTAT电流先流过产生ΔVBE的电阻R1，再在串联电阻R2上产生M*ΔVBE的电压。设定总分支电流2.5uA（两个BJT合起来），那么R1 = ΔVBE/I ≈ 53.7mV/2.5uA ≈ 21.5kΩ。R2 = (M-1)R1 ≈ 8.121.5kΩ ≈ 174kΩ。这些都是初值，等BJT的精确模型和仿真结果出来再调整。

手算的意义不是直接得到最终值，而是帮你在开始仿真前就对电阻比值、电压量级、电流密度有数量级上的直觉。如果手算值和仿真值差了几倍，往往说明电路结构或工作点设置有问题，而不是微调能解决的。

3.3 仿真验证清单

带隙基准的仿真项目比一般模块要多，并且不能只跑典型条件。

首先是DC温度扫描，从-40℃到125℃，步长5℃或更细，分别看Vref曲线和静态电流曲线。从曲线里算TC，同时观察曲线形状——如果是平滑的抛物线算正常，如果出现台阶或拐弯，往往意味着某个管子进入了线性区或BJT电流密度异常。

然后是工艺角和蒙特卡洛。工艺角至少覆盖TT、FF、SS、FS、SF五个角，有条件的还要把电阻角和BJT角加上。蒙特卡洛仿真通常跑200到300个点，统计Vref的均值和标准差，评估修调范围够不够。TC也要看蒙特卡洛分布，这个指标在量产里比Vref绝对值更难收敛。

PSRR仿真用AC分析，从输入电源加1V交流小信号，看输出端响应。带隙基准的PSRR在低频主要靠运放环路增益撑，高频则逐渐变差。一般要求DC时的PSRR至少60dB以上，指标严的会到80dB以上。

启动瞬态仿真是个容易漏掉的项目。电源从0以不同斜率上升——快的10ns，慢的1ms——都要验证电路能启动到正常工作点。如果慢启动时卡死，很可能是启动电路和某个简并点纠缠上了。还要扫不同初始条件，把某些节点初始电压设成0，逼出启动电路的真实行为。

3.4 版图布局的关键细节

版图对带隙基准的影响非常大，流片后测试结果不理想，很多时候问题不是电路而是版图。

电阻匹配是第一要点。参与比例的所有电阻必须用同一种电阻类型、同一宽度、同一方向，间隔均匀摆放，两端加dummy电阻。比例大的电阻要拆成单位电阻串联或并联，采用中心对称或交叉耦合布局。电流流向一致的走线要放在同一方向，减小工艺梯度造成的失配。

BJT阵列和电阻类似，1:N的BJT要靠“共用发射区”的单位BJT阵列来实现，常见的是1个中心BJT加周围8个，周围一圈再加dummy管，保证每个BJT的环境一致。BJT区域下面要加足够的地接触环，防止衬底噪声串扰。

运放输入对管要做中心对称布局，尽量远离电阻和BJT区域，避免热量梯度导致失调。基准核心整体要加一圈保护环，和其他数字模块、功率管区域隔开。金属走线也要留意：基准输出线要走敏感信号线，不能和高速开关信号并行走太长距离，否则耦合噪声会直接灌进Vref。

版图做完还要跑一遍版图寄生参数提取后的后仿真，确认温度曲线和PSRR没有被寄生电阻和寄生电容显著恶化。我遇到过硬是把PTAT电流支路上的金属线电阻压降算进去，导致Vref偏了5mV的情况，这种问题前仿真根本发现不了。

4. 流片测试中的典型问题与排查记录

4.1 上电后基准电压起不来

流片回来后最不想看到的现象就是一批芯片上电后Vref只有几十毫伏或者随电源慢慢爬升。这个几乎都是启动电路造成的，但具体原因有几个变种。

第一种是启动管太弱，在慢上电时虽然能注入一点电流，但扛不过运放的简并吸引，电路最后仍然停在零电流态。第二种是启动管迟滞太强，强到把基准点拉偏或者退出太慢，导致启动后很长时间Vref都不稳定。第三种是最隐蔽的——启动电路在高温下漏电变大，平时正常工作，到了85℃以上就直接失效。

排查方法是拿测试样品慢慢调电源电压，同时示波器勾住Vref和运放输出节点，观察具体停在哪个电压。如果Vref接近0但运放输出却在高电平，多半是简并点卡死在某个局部平衡上。把仿真里的电源上升时间调到和测试一致的慢速条件复现，对比节点电压，基本能定位。

4.2 实测温度曲线不是想象的一阶线性

仿真时明明TC只有20ppm/℃，实测却发现Vref随温度变化呈现明显非线性，曲线比仿真弯得多。我见过最典型的两个原因。

一是测试时基准芯片没做密封处理或外部有封装应力，压力通过封装传到芯片表面，导致BJT的VBE发生非线性漂移。这个现象在恶劣封装里特别常见，解决方法是流片前就考虑用应力不敏感的结构，或者测试时对比裸露芯片和封装后的结果。二是测试夹具引入的热电偶效应或接触电阻随温度变化，表现为额外温漂。可以用四线开尔文探测方式剔除接触电阻的影响。

如果以上都不是，那就回到设计本身——检查BJT的电流密度是否在所有温度下都保持在正常范围，运放是否在低温或高温下进入非正常工作区。有些运放在极端温度下输入共模范围不够，会悄悄退出高增益状态，导致基准环路增益不足，曲线就塌了。

4.3 基准电压整体偏离仿真值

整批芯片的Vref都比仿真值偏大或偏小1%以上，但温度曲线形状正常。这类问题大概率出在工艺偏差，具体来说有两种可能。

一种是电阻绝对值偏差。所有硅工艺的方块电阻都有大概±10%到±20%的工艺波动，如果是电压模结构，电阻比值偏差小，Vref受影响较小；但如果是电流模结构，输出与电阻绝对值相关，Vref就会跟着漂。这解释了为什么高精度的基准往往选择电压模或者自己做电阻修调。

另一种是BJT的VBE模型偏差，这也会导致Vref系统偏移。BJT的VBE绝对值不仅取决于工艺角，还和具体的版图结构有关系，寄生PNP和垂直PNP的行为差异比模型大。这个时候靠修调（trim）是最务实的方案——测试时用探针台把熔丝状态调一遍，把Vref拉回设计值。设计阶段预留修调电路，不是可选项，而是量产的基本要求。

4.4 输出电压随电源波动明显

如果芯片测下来Vref会随着输入电源电压变化，比如电源从2.5V到5.5V扫过去，Vref变化超过10mV，说明PSRR和线性调整率都不达标。

常见的原因是运放增益不够。带隙基准在低频段的PSRR主要等于环路增益对电源噪声的抑制能力，如果运放增益只有40dB，在电源缓慢变化时就已经有明显误差了。这时候要回去看运放是哪个管子限制了增益，把输出阻抗做大，或者加cascode提高本征增益。

还有一种很隐蔽的情况：偏置电路本身给运放供电的电源节点没有做局部去耦，或者偏置电流随电源变化没有抑制住。整条电源链路里，偏置模块的PSRR同样重要。排查时可以用AC仿真看基准核心内部每个节点的纹波传导路径，找出贡献最大的那一支，有针对性地增加共源共栅结构。

另外也不排除是测试环境问题，比如用了过长的测试线导致地弹，或者探针接触电阻不稳。先排除掉测试台架的因素，再动电路，否则很容易白改一版。

做带隙基准源是一件特别考耐心的事。原理书上三页纸就能讲完，但真要把温漂做到二三十ppm以内，把启动、PSRR、噪声、面积、功耗平衡好，每一版流片都有新教训。我自己最大的体会是，在仿真阶段就要用最恶劣的条件、最慢的电源上升沿、最糟的工艺角去反复压测电路，把这些边角场景都过一遍，流片回来才能睡着觉。另外一个经验是版图一定不能省——电阻和BJT的匹配、寄生参数的影响，直接决定了你仿真里的那些漂亮曲线还能不能落到硅片上。希望这篇要点总结能帮在做bandgap的同行少踩几个坑，也希望有经验的朋友一起交流补充，把这里的坑填得更全。