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做电力电子仿真这些年，我越来越觉得“不平衡电网”这四个字是很多并网逆变器方案从仿真走向工程时绕不过去的一道坎。电网一旦出现电压跌落、单相接地或者负载不平衡，负序分量就会冒出来，传统的dq旋转坐标系PI控制直接失效，直流母线开始出现二倍频纹波，并网电流畸变甚至过流跳闸。我这次要分享的这套完整Simulink仿真方案，就是用来系统性解决这个问题的，核心思路是用延时相消算法把电网电压的正序、负序分量干净地分离出来，再配合T型三电平拓扑和LCL滤波器，从算法到底层主电路把整套控制链路跑通。不管你是做并网逆变器课题的学生，还是刚接触新能源发电控制的工程师，这套思路和仿真实例都值得直接参考复现，尤其适合需要快速验证不平衡工况下控制策略的人。

1. 方案整体思路：为什么要选择这套组合

1.1 不平衡电网到底对逆变器做了什么

先讲清楚问题本身。三相电网正常运行时，电压是三相对称的正弦波，旋转坐标系下d、q轴分量都是直流。一旦出现不平衡，电压里就混进了负序分量，在同步旋转坐标系里会变成100Hz的交流扰动，锁相环输出的相位开始震荡，电流环跟着抖，逆变器输出的有功功率和无功功率都会出现二倍频脉动，直流母线电容反复充放电，温度升高、寿命下降。严重的时候，负序电流会导致三相电流严重不对称，某一相电流幅值可能超出额定值，逆变器触发过流保护。

所以不平衡工况下的并网逆变器控制，核心矛盾不是滤除谐波，而是如何处理负序分量。负序分量陷在常规的控制带宽里，你加大PI增益去压它，系统稳定性马上出问题；你加陷波器，又会影响动态响应。延时相消算法DSC的优势在这里就很直接：它不是在频域里做滤波，而是在时域里通过延迟相加把正序、负序在数学上直接分家，物理概念清晰，实现起来也简单，而且对基波频率适应性好。

1.2 T型三电平加LCL滤波器，是平衡性能和成本的折中

主电路拓扑上，我选择T型三电平而不是传统的两电平，也不是I型NPC三电平，原因有三点。第一，T型三电平每相只需要4个开关器件，比I型NPC少了两个钳位二极管，在同样的直流母线电压下，开关管电压应力减半，可以选用耐压等级更低的IGBT，成本直降。第二，T型三电平的输出电平数是3，线电压电平数是5，波形质量远好于两电平逆变器，谐波含量低，对LCL滤波器的压力小很多。第三，T型三电平在中等功率场合的效率表现很好，开关损耗分布均匀，散热设计相对好做。

选LCL滤波器则是跟高开关频率配合的必然结果。两电平逆变器一般需要很大的L滤波器才能把开关纹波压下去，体积和成本都受不了。LCL滤波器可以做到同样的高频衰减能力下总电感量小得多，而且高频段幅频特性是-60dB/dec滚降，谐波抑制能力强。代价就是LCL自身存在谐振峰，控制设计不当时容易引发振荡，所以后面我会单独讲谐振尖峰的处理。

1.3 延时相消算法在整条控制链路中的位置

整套控制策略的逻辑可以这样梳理：三相电网电压经过Clarke变换到αβ静止坐标系，双路延迟结构完成正负序分离，正序电压送入SRF-PLL锁定相位和频率，负序分量参与前馈补偿。电流环我采用的是αβ静止坐标系下的PR控制器，谐振频率设在50Hz，这样对正序和负序电流都有增益，就不用再单独做电流正负序分离了，整体控制结构干净很多。

DSC在这里承担的是电网电压正负序提取和相位同步的核心工作。相比传统的低通滤波器提取正序，DSC不会产生幅值衰减和相位滞后，动态响应也更快，在电网频率偏移时还能通过调整延迟时间保持性能。这套方案的控制目标很明确：并网电流保持三相对称正弦，直流母线电压稳定，有功和无功功率的脉动得到有效抑制。

2. 核心原理拆解：延时相消主导的正负序分离

2.1 延时相消算法的数学原理

DSC的运算表达式看起来很简单，但推导过程值得吃透。假设αβ坐标系下的电网电压由正序分量和负序分量叠加，用复数形式写成vαβ(t) = V₁·e^(jωt) + V₂·e^(-jωt)，其中V₁对应正序幅值，V₂对应负序幅值，ω是电网角频率。

现在让信号延迟四分之一基波周期，也就是T/4，延迟后信号变成vαβ(t-T/4) = V₁·e^(jωt)·e^(-jπ/2) + V₂·e^(-jωt)·e^(jπ/2) = -j·V₁·e^(jωt) + j·V₂·e^(-jωt)。这里的关键是正序分量延迟90°相当于乘以-j，而负序分量因为旋转方向相反，延迟90°相当于乘以+j，这个方向差就是整个算法的物理根基。

然后把原始信号和延迟信号做组合运算。vαβ(t) - j·vαβ(t-T/4)展开后等于V₁e^(jωt) + V₂e^(-jωt) - j(-j·V₁e^(jωt) + j·V₂e^(-jωt))，整理得到2·V₂·e^(-jωt)，正好是负序分量的2倍。同理vαβ(t) + j·vαβ(t-T/4)得到的是正序分量的2倍。取一半就是干净的正序和负序分量了。

注意这里的“乘以-j”和“乘以+j”在数学上就是90°旋转，落到具体坐标轴上，j运算对应的是α轴取反、β轴取正这样的交叉相加减。我在Simulink里就是用两个延迟模块和几个加法器实现的，不需要任何滤波器，这也是DSC动态速度快的原因。

2.2 正负序分离的工程实现细节

把上面的复数表达式落实到离散系统，需要考虑几个工程细节。

第一个细节是延迟时间的处理。理论上延迟T/4，即5ms（50Hz电网）。在离散仿真中，这个延迟必须折算成采样周期的整数倍，也就是说延迟点数N = round(T/(4·Ts))。如果采样周期是50微秒，N就是100个点。必须确保T/4和N·Ts严格一致，否则延迟角度偏离90°，分离出的正负序分量会产生耦合和幅值偏差。我后面会专门细说这个坑。

第二个细节是坐标变换的交叉运算。在αβ坐标系里，j·vαβ的物理含义是把αβ矢量逆时针旋转90°，具体到分量上是α' = -β，β' = α。所以正序提取的公式落到分量层面就是vα_pos = 0.5·[vα(t) - vβ(t-T/4)]，vβ_pos = 0.5·[vβ(t) + vα(t-T/4)]。负序提取就是vα_neg = 0.5·[vα(t) + vβ(t-T/4)]，vβ_neg = 0.5·[vβ(t) - vα(t-T/4)]。这个交叉运算很多初学者容易把正负号搞反，我建议先手动推一遍再搭模型。

第三个细节是电网频率偏移的影响。DSC的延迟时间跟电网频率强相关，频率从50Hz变成49.5Hz时，T/4变成约5.05ms，如果不调整延迟时间，分离精度就会下降。解决方法是锁相环实时输出电网频率，用频率计算延迟时间，再送给可变延迟模块。这也是为什么我在模型里用Variable Transport Delay而不是固定Transport Delay的原因。

2.3 T型三电平的工作状态与中点电位问题

T型三电平每相有P、O、N三种输出状态。P状态时上下桥臂中上管导通，输出电压为正母线电平；O状态时两个内管导通，输出端被钳位到直流母线中点；N状态时下管导通，输出负母线电平。三个状态切换时，只要保证不发生直通，每个开关周期内合理分配三种状态的作用时间，就能合成所需的基波电压。

T型三电平最出名的一个工程痛点是直流母线中点电位漂移。由于中点电流的存在，上下两个电容的电压会逐渐失衡，导致输出电平不对称、谐波增大、器件应力不均。在不平衡电网工况下，负序电流会加剧中点电位的波动。我在控制策略里加了中点电位平衡环，检测上下电容电压差，通过调整PWM调制中的冗余状态时间配比来把电压差拉回零。仿真中这个环节不加的话，跑几万个开关周期后波形会明显劣化。

2.4 LCL滤波器的谐振特性与阻尼思路

LCL滤波器由逆变器侧电感L1、电网侧电感L2和滤波电容C构成。它的传递函数有一个谐振尖峰，在谐振频率f_res处增益很高，如果控制环路的带宽覆盖到谐振频率附近，或者电网阻抗发生变化导致谐振点移动，就可能引发振荡。我在仿真里采用的是无源阻尼串联电阻的方案，在电容支路上串一个小电阻。这种方案实现最简单、参数鲁棒性好，缺点是会增加少量损耗，但对于验证控制策略来说完全够用。有源阻尼通过控制算法模拟阻尼电阻，不产生额外损耗，但会增加传感器数量和控制复杂度，后续如果想优化效率可以往这个方向改。

3. Simulink仿真实现与参数整定

3.1 仿真模型整体架构

这套仿真模型我分为四个子系统来搭。

第一个是主电路子系统，用Simulink的Simscape Electrical三相电源模块模拟不平衡电网，通过设置三相电压幅值不一致来注入负序分量，也可以是单相电压跌落。逆变器使用Universal Bridge模块配置成三电平结构，或者用IGBT理想模型自行搭建，我选择自行搭建T型桥臂，因为这样便于观察每个开关状态。直流母线用两个等值电容串联，中点引出，电容容值按常规工程经验取每组2000μF，支撑100Hz纹波电流没有问题。

第二个是采样与坐标变换子系统，包括三相电压电流的Clarke变换、直流母线电压采样、上下电容电压采样。采样周期跟控制周期一致，仿真步长我建议设成固定步长mode，步长1e-5秒，开关频率10kHz，每开关周期内采样10次，精度足够。

第三个是控制器子系统，这里面包含DSC正负序分离模块、SRF-PLL、电压外环PI、电流内环PR、中点电位平衡调节器、d-q到αβ的反变换和SVPWM调制器。整个控制器的计算全部在离散域里跑，采样频率10kHz。

第四个是测量与观测子系统，用示波器和频谱分析模块观测电网电压、并网电流、正负序分量、直流母线电压、有功无功等关键信号。我习惯把正序幅值、负序幅值、相位误差这些量显示出来，这样评估DSC分离效果就很直观。

3.2 LCL滤波器参数计算实例

参数设计我给一个可以抄作业的实例。系统额定容量10kW，线电压380V，相电压峰值311V，直流母线电压700V，开关频率10kHz，电网频率50Hz。

第一步确定总电感。先算基准阻抗Zb = Ug²/P = 220²/10000等于4.84Ω，这里Ug是相电压有效值。总电感量一般取0.1倍的基准阻抗折算值，也就是L_total ≈ 0.1·Zb/(2πfg) = 0.1×4.84/314.16约等于1.54mH。工程上L1和L2的比例取3到4比1，逆变器侧电感承担主要的开关纹波抑制，我取L1等于1.2mH，L2等于0.35mH。

第二步确定滤波电容。滤波电容带来的无功功率一般限制在额定无功的5%以内，计算公式是C ≤ 5%·P/(3·ωg·Ug²)，代入数值可以算出电容上限约11μF。我取C等于10μF。

第三步校核谐振频率。LCL谐振频率公式是f_res = 1/(2π·sqrt(L1·L2·C/(L1+L2)))。代入L1=1.2mH、L2=0.35mH、C=10μF，算出来约是3054Hz。这个值要落在10倍基波频率（500Hz）和0.5倍开关频率（5000Hz）之间，3054Hz正好在区间中间，有足够的裕量，阻尼电阻我取2Ω，仿真下来效果不错。

3.3 电流环与电压环的控制器整定

电流环采用PR控制，谐振频率50Hz，比例系数决定响应速度，谐振系数决定稳态精度。整定思路先不看谐振支路，只考虑L1和L2串联的低频模型，对基波来说电容支路阻抗很大，电流主要由L_total限制。电流环带宽设计在1kHz左右，那么Kp ≈ 2π×1000×L_total，带入L_total等于1.55mH，Kp约9.7。谐振系数Kr取100到300之间，数值越大稳态误差越小，但过大可能导致相位裕度下降，我这里取200。

电压外环控制直流母线电压，带宽要比电流环慢5到10倍，取100Hz左右。直流母线电容等效值C_dc等于4000μF，负载等效电阻按额定功率折算R_load等于Udc²/P等于49Ω。电压环PI的Kp和Ki先按典型二阶系统整定，Kp取1.5，Ki取30，然后仿真观察母线电压在负载阶跃下的恢复时间，再做微调。实际仿真里我发现电压环的积分系数不能取太大，否则启动时会有很大超调，甚至引起电流内环饱和。

3.4 DSC延时模块的具体搭建方法

DSC模块是实现“延时相消”的关键。我在Simulink中搭了如下结构：电网电压的αβ分量分别送入Variable Transport Delay，延迟时间由PLL输出的角频率实时计算，表达式是t_delay = T/4 = π/(2ω)。延迟后的αβ分量与原始分量做交叉加减，得到正序和负序分量。

这里有一个容易被忽视的细节：Variable Transport Delay在离散仿真里虽然可以接受连续时间延迟设置，但实际延迟点数是按照采样周期取整的。为了避免延迟取整误差，我把控制采样周期设成与仿真步长一致，并保证每基波周期的采样点数能整除4。50Hz电网配10kHz采样率，每周期200个采样点，200整除4得50，精准对应5ms延迟，完美。

正序分离的公式在模型中实现为vα_pos = 0.5×(vα - vβ_delayed)，vβ_pos = 0.5×(vβ + vα_delayed)。负序分离实现为vα_neg = 0.5×(vα + vβ_delayed)，vβ_neg = 0.5×(vβ - vα_delayed)。如果你看到正序波形里混有明显负序成分，百分之九十是这个交叉加减的正负号搞反了。

4. 调试实录：我踩过的坑和排查心得

4.1 DSC延迟点数对不准导致分离失败

这是我在做离线仿真时踩的第一个大坑。最开始我用固定Transport Delay模块延迟5ms，但仿真步长设置成变步长，DSC出来的正序波形忽大忽小，锁相环也跟着抖。排查半天才发现原因是变步长求解器在开关动作附近会自动减小步长，导致延迟模块的实际延迟点数不是常数，正负序分离结果自然不稳定。

解决办法是把求解器设成固定步长，步长1e-5秒，所有采样和控制模块都在同一节奏下运行。另外，我一开始以为50Hz对应的T/4延迟就是简单的0.005秒，后来在频率偏移测试中发现，电网频率一旦偏到49.5Hz，固定0.005秒延迟就会引入约0.5%的幅值误差和相位偏差。所以我把延迟时间改成由PLL输出频率实时计算——t_delay = 1/(4×f_pll)，这样频率怎么变，DSC都能保持周四分之一周期的精确延迟。

4.2 LCL谐振尖峰引发的电流振荡

控制参数整定好之后，运行仿真发现并网电流在谐振频率附近有明显振荡，FFT分析看到大约3kHz附近有一个突出的尖峰，对应我前面算的3054Hz谐振点。直观的表现是电流波形上叠加了一层薄薄的毛刺，放大看是高频正弦振荡。

我试着加大电流环比例系数来提高阻尼，结果振荡更剧烈了。后来意识到靠控制器阻尼LCL谐振需要非常精确的谐振频率估计，参数稍微漂移就失效，工程上不划算。最终方案是在滤波电容支路串联2Ω阻尼电阻，仿真波形立刻干净了。代价是阻尼电阻上会有少量损耗，对于10kW系统大约损失几瓦到几十瓦热量，接受范围内。如果有源阻尼方向扩展，可以通过电容电流反馈或者电网电流加权反馈来等效实现，但目前这套无源方案最稳。

4.3 T型三电平等中点电位漂移问题

仿真程序跑得久了，我发现一个规律：直流母线上下电容电压差会缓慢增长，从零慢慢偏到几十伏，而且不平衡度越大漂移越快。一开始我没管，后来发现输出电流的谐波明显变大，这才重视起来。

中点电位漂移的根源是T型三电平在P和N状态切换时中点电流不为零，平均中点电流如果一直同向，就会一个电容放电一个电容充电。我在控制里加了一个中点平衡补偿量，检测上下电容电压差ΔU = U_c1 - U_c2，经过PI调节器输出一个补偿占空比修正量，叠加到SVPWM的小矢量配比上。实际仿真验证，加入补偿环后ΔU能稳定控制在±2V以内，效果非常明显。

4.4 三相不平衡工况的仿真注入方法

要验证控制策略在不平衡电网下的效果，不能简单地只把某一相电压幅值调小。在Simscape Electrical的三相电源里，可以通过指定A相和B相幅值和相位，把C相计算出来，从而构造任意不平衡度。我常用的做法有三种，第一种是单相跌落，A相幅值从311V跌落到0.6pu，B相和C相保持311V；第二种是两相不平衡，让A、B两相有相同的电压跌落；第三种是注入负序分量，在三相电压上叠加一个负序旋转电压，幅度为正序的20%。

测试中发现，单相跌落时负序分量最严重，对应的直流母线电压100Hz纹波也最大。加入DSC正负序分离后，并网电流的THD从不加控制时的15%降到3%以内，三相电流幅值也恢复基本对称，这个结果验证了整套方案的有效性。如果大家复现时波形跟我说的差异较大，可以考虑先用纯正序电网跑通控制环路，确认无问题后再逐步加入不平衡度，这样调试路径更清晰。

5. 后续可以扩展的方向

这套方案做完之后，我自己的体会是，延时相消算法和T型三电平这种结构其实可以很自然地迁移到其他场景。比如有源电力滤波器APF的指令电流提取，本质上也需要实时分离正负序和谐波分量，DSC在高次谐波消除上也有扩展形式，通过在延迟点数和组合方式上做推广，可以把特定次谐波直接消掉。再比如微电网孤岛与并网切换过程中，电网电压的频率和幅值会突变，DSC结合自适应延迟调整，在暂态过程的性能表现也值得验证。

另外，无源阻尼换成有源阻尼，把阻尼电阻去掉，采用电容电流反馈或者分裂电容法来抑制LCL谐振，仿真效率会更高。我在这个模型里保留了完整的模块化结构，想改阻尼方案只需要替换滤波器内部封装模块，控制器无需大改。中点电位平衡也可以进一步跟SVPWM的冗余矢量优化结合，而不是走简单的PI补偿路线，稳态精度会更好。有精力的话还可以把PLL从SRF-PLL升级为DSC-PLL或者双同步坐标系解耦PLL，对抗严重不平衡甚至畸变电网的能力会再上一个台阶。