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@[TOC](Verilog 参数覆盖 defparam 与 #() 传参详解)

前言

在 Verilog 开发中，经常会遇到这样的场景：同一个模块，仿真时需要小参数快速验证逻辑，板级验证时需要大参数匹配真实硬件。如果为仿真和上板维护两套代码，不仅冗余还容易出错。

Verilog 提供了参数覆盖机制，通过defparam或#()命名传参，可以在例化时修改模块内部parameter的默认值，实现**“一套代码，两种参数”**。本文以计数器为例，详细讲解两种方式的用法、区别与最佳实践。

一、问题背景：仿真与板级的参数冲突

先看一个典型的计数器模块：

module bin_counter( input wire clk, input wire rst_n, output reg [7:0] count ); parameter MCNT = 25'd49_999_999; // 板级验证时的计数最大值 always @(posedge clk or negedge rst_n) begin if (!rst_n) count <= 0; else if (count == MCNT) count <= 0; else count <= count + 1'b1; end endmodule

• parameter MCNT是模块级常量，编译时确定
• 板级验证使用49_999_999（50MHz 时钟下约 1 秒翻转一次）
• 但仿真时计数器要跑近5000 万个周期才能翻转一次，仿真时间极长

二、方案一：defparam 覆盖参数

defparam的作用是在 TestBench 中重新覆盖设计文件里parameter的默认值：

`timescale 1ns / 1ps module tb_bin_counter; reg clk, rst_n; wire [7:0] count; // 例化被测模块 bin_counter bin_counter_inst ( .clk (clk), .rst_n (rst_n), .count (count) ); // ★ 关键：用 defparam 覆盖 MCNT，仿真时计数器只需数到 99 就翻转 defparam bin_counter_inst.MCNT = 25'd99; // 时钟生成 initial begin clk = 1'b0; forever #10 clk = ~clk; // 50MHz end // 激励 initial begin rst_n = 1'b0; #50; rst_n = 1'b1; // 等待足够周期观察翻转 repeat(200) @(posedge clk); $display("仿真完成 @ %0t", $time); $finish; end endmodule

执行效果：设计文件中MCNT的默认值49_999_999被覆盖为99，仿真时计数器每数到 99 就归零翻转，仿真速度大幅提升。

defparam 语法要点

defparam 实例名.参数名 = 新值;

• bin_counter_inst是模块例化后的实例名（不是模块原名）
• MCNT是设计文件中定义的parameter名称
• defparam语句可以写在实例化语句的前面或后面，编译器会在编译阶段统一解析

三、方案二：#() 命名参数传递（推荐）

除了defparam，还可以在例化时直接用#()传参：

bin_counter #( .MCNT(25'd99) ) bin_counter_inst ( .clk (clk), .rst_n (rst_n), .count (count) );

四、两种方式对比

五、总结

parameter MCNT在设计文件中定义计数终值的默认值（面向板级验证）；
defparam bin_counter_inst.MCNT在激励文件中将该值覆盖为更小的数（面向仿真加速）。

两者配合实现了**“一套代码，两种参数”**——仿真时快速验证逻辑，板级验证时使用真实参数值，互不影响。

在实际项目中，建议：

• 仿真调试阶段：优先使用#()命名传参，代码结构更清晰
• 遗留代码维护：理解defparam的覆盖机制，避免参数冲突
• 多实例场景：不同实例可以覆盖为不同值，灵活适配各子模块需求