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1. 为什么CDAC电容匹配是SAR ADC设计的命门

做SAR ADC设计这些年，被问得最多的问题里，“CDAC电容匹配到底怎么搞”绝对排得进前三。很多人第一次做SAR ADC，逻辑和时序都跑通了，仿真波形看着也挺漂亮，结果一测ENOB，发现比预期低了三四位，回头一查，问题就出在CDAC的电容匹配上。这个事说起来简单——不就是让电容比值准一点嘛——但真正从仿真做到版图，中间的坑一个接一个，稍不留神就掉进去。

CDAC（Capacitive DAC）是SAR ADC的核心模块，它的作用是在逐次逼近过程中，通过切换电容阵列的上下极板电压，产生一系列二进制加权的参考电压，与输入信号进行比较。SAR ADC的精度上限，很大程度上就取决于CDAC中电容之间的比值精度。举个例子，一个10位SAR ADC，MSB电容和总电容的比值需要精确到0.1%量级，如果匹配精度不够，直接表现为DNL恶化、失码，甚至INL出现大的非线性。

这篇文章面向的是已经了解SAR ADC基本原理、正在或者准备做CDAC设计的工程师，不管你是刚入行的版图新手，还是做了几年电路但第一次独立负责SAR ADC的designer，我都会从仿真验证到版图实现的完整链路，把电容匹配这件事拆开讲透。包括单位电容怎么选、蒙特卡洛怎么跑、common-centroid布局怎么做、dummy和走线怎么处理，以及那些只有踩过坑才知道的细节。

2. CDAC电容匹配的核心原理与方案选型

2.1 匹配精度到底需要多高——从指标反推需求

很多新手一上来就问“电容匹配要做到多少”，这个问题其实应该反过来问：你的SAR ADC要做到多少位？目标ENOB是多少？然后从指标反推匹配需求。

对于一个N位二进制加权CDAC，理论上MSB电容的误差会导致最大的DNL。如果MSB电容的相对误差为ΔC/C，那么由此引起的DNL大约为：

DNL ≈ (2^N - 1) × (ΔC/C)

反过来说，如果你要求DNL小于0.5 LSB，那么MSB电容的匹配精度需要满足：

ΔC/C < 0.5 / (2^N - 1)

以10位为例，2^10 - 1 = 1023，那么ΔC/C需要小于约0.05%，也就是500 ppm。这个数字看起来很吓人，但实际设计中还要考虑随机匹配和系统匹配的区别。随机匹配靠增大电容面积来改善，系统匹配靠版图技巧来消除梯度效应。

实际工程中，我一般会留一定余量，把目标定在理论值的1.5到2倍。比如10位SAR ADC，我会要求单位电容的随机匹配sigma在200-300 ppm以内，这样加上版图的系统匹配优化，整体DNL可以控制在0.3 LSB以下。

2.2 单位电容选型——不是越大越好

确定了匹配精度需求，接下来就是选单位电容。这里有一个常见的误区：很多人觉得电容越大匹配越好，于是拼命加大单位电容。确实，根据Pelgrom模型，电容的随机失配与面积成反比：

σ(ΔC/C) = A_C / sqrt(W × L)

其中A_C是与工艺相关的匹配常数。面积越大，匹配越好。但问题是，单位电容越大，整个CDAC的总面积和总功耗就越大，SAR ADC的采样网络建立时间也越长，速度上不去。

所以单位电容的选型是一个折中。我的经验做法是：

• 先根据匹配精度要求，用工艺厂提供的A_C参数算出最小面积
• 然后根据kT/C噪声要求，算出噪声限制的最小电容值
• 取两者中较大的那个，再留20%-30%的余量

kT/C噪声的限制是：

C_min > kT / (V_ref × 2^(-N))^2

对于10位、1V参考电压、室温条件，kT/C噪声要求的单位电容大约在几十fF量级。而匹配精度要求的面积往往更大，所以通常匹配是主导因素。

以某65nm工艺为例，MIM电容的A_C大约在1%-2%·μm（取决于具体工艺），如果要求σ(ΔC/C) < 0.1%，那么面积需要大于(0.01/0.001)^2 = 100 μm²。如果单位电容用2 fF/μm²的密度，那么单位电容大约在200 fF左右。这个值在10位SAR ADC中是比较典型的。

2.3 电容阵列结构——二进制加权还是分段式

CDAC的电容阵列结构主要有两种：全二进制加权和分段式（segmented）。全二进制加权结构简单，N位就是N个电容，容值从C到2^(N-1)C。但这种结构在高位时电容值非常大，比如10位MSB电容是512C，总面积和走线寄生都很可观。

分段式结构把高位和低位分开，高位用温度计码或者部分温度计码，低位用二进制码。这样做的好处是高位电容之间的匹配要求降低（因为温度计码的每个电容值相同），而且可以有效减小MSB和总电容的比值，降低寄生影响。

对于10位以上的SAR ADC，我通常推荐分段式结构。比如10位可以分成5+5，高5位用温度计码，低5位用二进制码。这样高位只需要31个相同的单位电容，匹配压力小很多。代价是解码逻辑复杂一些，开关数量增加，但现在的数字后端完全可以消化这个开销。

2.4 上极板采样还是下极板采样

这个选择直接影响CDAC的版图布局和寄生处理。上极板采样（top-plate sampling）的优点是采样开关的寄生不影响CDAC的权重，因为采样时上极板接输入，下极板接参考，电荷直接存在电容上。缺点是上极板的寄生电容会直接衰减输入信号，而且上极板走线通常比较复杂。

下极板采样（bottom-plate sampling）的优点是输入信号直接接在下极板上，上极板接比较器输入，寄生影响相对可控。但下极板采样对开关的电荷注入和时钟馈通更敏感，需要做自举开关或者dummy开关来补偿。

我个人的偏好是：如果速度要求不高（<10 MS/s），上极板采样更省心；如果速度要求高，下极板采样配合自举开关是更主流的选择。不管选哪种，版图阶段都要特别注意上极板节点的寄生电容，因为它是所有电容的公共节点，任何寄生都会直接影响CDAC的精度。

3. 仿真验证——从蒙特卡洛到后仿的完整流程

3.1 蒙特卡洛仿真怎么跑才有意义

蒙特卡洛仿真是验证电容匹配最直接的手段。但很多人跑蒙特卡洛的方式有问题，导致结果要么过于乐观，要么过于悲观。我见过最常见的错误是：只跑工艺角的蒙特卡洛，不跑失配的蒙特卡洛；或者跑了失配但样本数太少，统计结果不可信。

正确的做法是分开跑：

• 工艺角仿真：跑TT、SS、FF、SF、FS五个角，验证CDAC在极端工艺条件下的功能正确性
• 失配蒙特卡洛：固定工艺角为TT，开启器件失配模型，跑至少200-500次，统计DNL和INL的分布
• 工艺+失配联合蒙特卡洛：如果时间允许，跑工艺角和失配的联合分布，样本数可以少一些（100次左右）

在Cadence中，设置蒙特卡洛仿真的关键步骤：

# 在ADE XL中设置蒙特卡洛仿真 # 1. 选择Monte Carlo分析类型 # 2. 设置采样数为200-500 # 3. 选择mismatch和process variation # 4. 设置输出为DNL/INL的统计量

跑完蒙特卡洛后，重点看三个指标：DNL的sigma、INL的sigma、以及ENOB的分布。如果DNL的sigma超过0.3 LSB，说明匹配余量不够，需要增大单位电容或者优化版图。

注意：蒙特卡洛仿真中，电容的失配模型通常由工艺厂提供，但有些工艺的模型可能不够准确。如果发现仿真结果和实测差距较大，建议用自己提取的失配参数重新仿真。

3.2 用行为级模型快速评估匹配需求

全晶体管级的蒙特卡洛仿真很慢，尤其是电容阵列大的时候，跑一次可能要几个小时。在设计的早期阶段，我建议先用行为级模型快速评估。

行为级模型的做法是：用理想电容加失配扰动，在Verilog-A或者Simulink中搭建CDAC的行为模型，然后跑蒙特卡洛。这样可以快速扫描不同单位电容值、不同阵列结构下的DNL/INL分布，找到满足指标的最小电容值。

一个简单的Verilog-A电容失配模型：

// 带失配的电容模型 module cap_mismatch(p, n); parameter real C_nom = 1p; parameter real sigma = 0.001; // 0.1% mismatch electrical p, n; real C_actual; analog begin C_actual = C_nom * (1 + sigma * $rdist_normal(0, 1)); I(p, n) <+ C_actual * ddt(V(p, n)); end endmodule

这个模型虽然简单，但足以评估匹配对DNL的影响趋势。等行为级验证通过后，再用晶体管级做最终确认。

3.3 后仿真的关键设置和常见陷阱

后仿真（post-layout simulation）是验证版图寄生影响的关键步骤。CDAC的后仿真尤其重要，因为电容阵列的走线寄生会直接影响电容比值。

后仿真的流程：

1. 从版图提取寄生参数（PEX），生成带寄生的网表
2. 用带寄生的网表替换原理图网表，重新跑仿真
3. 对比前仿和后仿的DNL/INL，评估寄生影响

这里有几个常见的坑：

• 寄生提取的精度设置：PEX的精度设置太低会漏掉关键寄生，太高会导致网表过大仿真跑不动。对于CDAC，我一般用中等精度，但对上极板节点和MSB电容的走线要单独提高精度。
• 后仿真不收敛：CDAC后仿真经常遇到不收敛的问题，尤其是开关切换瞬间。解决办法是增加仿真步长、使用gear2积分方法、或者在关键节点加小电阻。
• 仿真时间过长：后仿真网表大，跑蒙特卡洛更慢。我的做法是先用后仿真跑几个典型样本，确认寄生影响在可接受范围内，然后再决定是否需要跑完整的后仿蒙特卡洛。

实操心得：后仿真中如果发现DNL明显恶化，先检查上极板节点的寄生电容。这个节点的寄生直接并联在所有电容上，会改变电容比值。如果寄生太大，可以考虑在上极板走线中使用宽金属降低电阻，同时用高层金属减少对地寄生。

3.4 仿真结果的分析方法

跑完仿真，怎么看结果也有讲究。我一般会关注以下几个维度：

如果后仿的DNL sigma比前仿大了很多，说明版图的寄生匹配没做好，需要回去优化布局。如果INL出现明显的抛物线形状，说明存在梯度效应，需要用common-centroid布局来消除。

4. 版图实现——从布局到走线的实战技巧

4.1 Common-Centroid布局的正确打开方式

Common-centroid是电容匹配布局的经典方法，但很多人只是照猫画虎，没有理解背后的逻辑。Common-centroid的核心思想是让每个电容的“质心”重合，从而消除线性梯度的影响。

对于二进制加权CDAC，单位电容的布局通常采用二维common-centroid阵列。比如一个4×4的阵列，每个电容由多个单位电容并联组成，通过交叉排列让每个电容的质心尽量靠近阵列中心。

具体做法：

• 把最大的电容（MSB）拆成多个单位电容，均匀分布在阵列中
• 次大的电容也拆开，与MSB的单位电容交叉排列
• 依次类推，直到最小的电容

一个典型的10位分段式CDAC布局示意：

阵列布局（5位温度计码 + 5位二进制码）： Row 1: C31 C15 C7 C3 C1 Row 2: C30 C14 C6 C2 C0 Row 3: C29 C13 C5 C3 C1 Row 4: C28 C12 C4 C2 C0 ...

实际布局中，每个电容由多个单位电容组成，通过金属走线连接。关键是让每个电容的单位电容分布均匀，质心重合。

注意：Common-centroid布局中，走线的对称性同样重要。如果走线不对称，引入的寄生也会不对称，抵消掉布局的匹配效果。我一般会要求走线也做对称处理，或者至少保证关键电容的走线长度一致。

4.2 Dummy电容和边缘效应的处理

电容阵列的边缘电容与内部电容的匹配环境不同，会导致系统性的匹配误差。解决办法是在阵列周围加dummy电容。

Dummy电容的做法：

• 在阵列四周加一圈或多圈dummy单位电容
• Dummy电容的尺寸和间距与内部电容一致
• Dummy电容不接入电路，只用于改善边缘匹配环境

Dummy电容的数量一般至少一圈，如果面积允许，两圈更好。Dummy电容的接地方式也有讲究：通常接固定电位（如地或参考电压），避免浮空引入不确定的寄生。

除了dummy，还要注意边缘效应的影响。电容阵列最外圈的单位电容，其周围环境与内部不同，匹配会差一些。如果对匹配要求极高，可以考虑把最外圈的单位电容也作为dummy，不参与实际电路。

4.3 走线寄生的控制与匹配

CDAC的走线寄生是版图阶段最大的挑战之一。走线寄生主要影响两个方面：一是改变电容比值，二是引入额外的RC延迟影响建立时间。

控制走线寄生的原则：

• 上极板走线：上极板是所有电容的公共节点，寄生直接并联在总电容上。走线要尽量短、宽，用高层金属减少对地寄生。如果上极板走线必须经过其他信号线，要加屏蔽。
• 下极板走线：每个电容的下极板走线连接开关，走线寄生与电容串联，影响相对小一些。但走线之间的匹配很重要，尤其是二进制加权电容的走线，长度要尽量一致。
• 开关走线：开关的控制信号走线要避免与模拟信号线交叉，减少耦合。

一个实用的技巧是：在版图规划阶段，先画一个“走线预算”表，规定每条关键走线的最大长度和最小宽度。比如上极板走线总长度不超过50 μm，宽度不小于2 μm。这样在布局时就有明确的约束。

4.4 寄生电容的提取与后仿验证

版图完成后，需要提取寄生参数并做后仿验证。CDAC的寄生提取要特别注意以下几点：

• 提取频率：CDAC工作在低频（采样频率的几倍），提取频率设置为采样频率的3-5倍即可。设置太高会提取出很多高频寄生，对仿真没有帮助反而增加网表大小。
• 耦合电容：电容阵列内部的耦合电容要重点提取，尤其是相邻电容之间的耦合。这些耦合会影响电荷再分配过程，导致精度下降。
• 提取工具设置：不同的PEX工具设置不同，但核心原则是：对关键节点（上极板、MSB电容节点）提高提取精度，对其他节点用默认精度。

后仿验证的流程和前面仿真部分类似，但重点是看寄生引入的额外失配。如果后仿的DNL比前仿恶化了50%以上，说明版图寄生控制不到位，需要回去优化。

5. 常见问题与排查技巧实录

5.1 电容匹配常见问题速查表

5.2 那些只有踩过才知道的坑

坑一：忽略了上极板寄生的影响。我第一次做CDAC时，前仿DNL很好，后仿直接恶化了一倍。查了半天发现是上极板走线太长，寄生电容达到了总电容的5%。后来把上极板走线缩短了一半，用高层金属重新走线，后仿DNL才回到可接受范围。

坑二：Dummy电容接地方式不对。有一次为了省事，把dummy电容浮空了。结果仿真发现边缘电容的匹配反而更差了，因为浮空节点的电位不确定，引入了随机的寄生。后来把dummy电容统一接地，问题解决。

坑三：蒙特卡洛样本数不够。刚开始跑蒙特卡洛时只跑了50次，结果sigma看起来很好，实际流片后发现良率只有70%。后来增加到500次，才发现sigma比50次时大了30%。所以样本数一定要够，至少200次起步。

坑四：走线不对称导致系统失配。有一次布局时MSB电容的走线比次MSB长了20%，当时觉得20%的走线长度差异不大。结果后仿发现INL出现了明显的台阶，正好在MSB切换的位置。后来把走线做成对称的，问题消失。

坑五：PEX提取精度设置不当。有一次PEX提取时用了默认的低精度设置，结果后仿完全没有反映出寄生的影响，仿真结果和前仿几乎一样。后来提高了关键节点的提取精度，才发现寄生其实很大。所以PEX设置一定要根据设计特点调整，不能全用默认值。

5.3 提升匹配精度的独家技巧

除了常规的common-centroid和dummy，还有一些实战中总结的小技巧：

• 单位电容的排列方向一致：所有单位电容的朝向要一致，避免因工艺各向异性导致的匹配误差。
• 走线宽度与间距匹配：关键走线的宽度和间距要一致，减少工艺偏差的影响。
• 温度对称性：如果芯片上有热源（如输出驱动），布局时要考虑热梯度的影响，让CDAC的对称轴指向热源方向。
• 电源和地的对称性：CDAC的参考电压和地走线要对称，避免IR drop导致的系统误差。
• 后仿验证时加入工艺角：后仿不仅要跑TT，还要跑SS和FF，确认极端工艺角下匹配仍然满足要求。

6. 从仿真到版图的协同优化思路

6.1 仿真指导版图，版图反馈仿真

CDAC的设计不是线性的“先仿真再版图”，而是一个迭代过程。仿真阶段确定的单位电容值、阵列结构、走线预算，都是版图设计的输入。版图完成后提取的寄生参数，又要反馈到仿真中验证。如果后仿不满足要求，需要回到版图优化，甚至回到原理图调整电容值。

我通常的迭代流程是：

1. 行为级仿真确定电容值和阵列结构
2. 晶体管级前仿验证功能和匹配
3. 版图设计，控制寄生
4. 后仿验证，对比前仿
5. 如果不满足，优化版图或调整电容值
6. 重复3-5，直到满足指标

这个迭代可能要进行2-3轮，尤其是第一次做某个工艺的CDAC时。不要指望一次成功，留足迭代时间。

6.2 建立自己的匹配设计检查清单

每次做CDAC设计，我都会过一遍自己的检查清单：

• [ ] 单位电容值是否同时满足匹配和kT/C噪声要求？
• [ ] 阵列结构是否适合目标位数？
• [ ] 蒙特卡洛样本数是否足够（>200）？
• [ ] 后仿是否覆盖了所有关键工艺角？
• [ ] 上极板寄生是否控制在总电容的1%以内？
• [ ] Common-centroid布局的质心是否重合？
• [ ] Dummy电容是否足够（至少一圈）？
• [ ] 关键走线是否对称？
• [ ] PEX提取精度是否针对关键节点调整？
• [ ] 温度扫描是否验证了高低温下的匹配？

这个清单看起来简单，但每次都能帮我发现一些遗漏的细节。尤其是上极板寄生和走线对称性，是最容易忽略的两个点。

6.3 不同工艺节点的注意事项

不同工艺节点下，CDAC的匹配设计有不同的侧重点：

• 180nm及以上：匹配常数较大，单位电容需要做得比较大，面积是主要矛盾。版图规则相对宽松，走线寄生控制相对容易。
• 65nm-90nm：匹配和寄生的平衡点，MIM电容的匹配较好，但走线寄生开始变得显著。需要更精细的版图规划。
• 40nm及以下：匹配常数进一步改善，但寄生电容和耦合效应更严重。需要更积极的屏蔽和对称设计，后仿真的重要性大幅提升。

我在65nm和40nm工艺上都做过CDAC，最大的感受是：工艺越先进，版图对性能的影响越大。在180nm时，前仿和后仿的差距可能只有10%-20%；在40nm时，差距可能达到50%甚至更多。所以先进工艺下，版图设计的重要性不亚于电路设计。

7. 实测验证与流片后的调试经验

7.1 测试方案的设计

流片回来后，怎么测CDAC的匹配也是个技术活。常用的测试方法有：

• 直方图测试：输入一个缓慢变化的斜坡信号，统计输出码的直方图，计算DNL和INL。这是最直接的方法，但需要高精度的输入源。
• 正弦拟合测试：输入一个纯正弦波，对输出做FFT，计算SNDR和ENOB。这种方法对输入源的要求相对低一些，但需要做相干采样。
• 码密度测试：输入一个随机信号，统计每个码出现的概率，计算DNL。适合快速评估。

我一般先用码密度测试快速评估，如果发现问题再用直方图测试精确定位。测试时要注意输入信号的噪声要足够低，否则会淹没CDAC的匹配误差。

7.2 实测与仿真的对比分析

实测结果和仿真结果对比时，要区分随机误差和系统误差。如果实测的DNL sigma比仿真大，可能是随机匹配比预期差，需要增大电容。如果实测的INL出现规律性的形状，可能是系统误差，需要检查版图的对称性。

我遇到过一次实测ENOB比仿真低了2位的情况，查了很久发现是测试板的参考电压噪声太大，不是芯片本身的问题。所以实测时一定要先排除测试环境的影响，再怀疑芯片设计。

7.3 流片后的改版策略

如果实测发现匹配不满足要求，改版时优先考虑以下措施：

1. 增大单位电容：最直接有效，但会增加面积和功耗
2. 优化布局：改用更严格的common-centroid，增加dummy
3. 优化走线：减少上极板寄生，改善走线对称性
4. 调整阵列结构：从二进制改为分段式，降低高位匹配要求

改版时不要一次改太多，最好每次只改一个变量，这样才能准确判断哪个措施有效。我一般会做两个改版方案：一个保守方案（只增大电容），一个激进方案（同时优化布局和走线），流片后对比效果。

8. 个人经验总结与后续扩展方向

做CDAC电容匹配这些年，最大的体会是：仿真和版图是两条腿，缺一不可。仿真告诉你“需要多少匹配”，版图告诉你“能做到多少匹配”。两者之间的差距，就是设计功力的体现。

对于刚入行的朋友，我的建议是：先从行为级仿真入手，理解匹配对DNL/INL的影响规律；然后动手画一版版图，跑一次后仿，感受寄生对匹配的影响；最后流一次片，用实测结果验证自己的设计。这个循环走一遍，比看十篇论文都管用。

后续如果想进一步提升，可以关注几个方向：一是动态元件匹配技术，通过开关切换来平均化匹配误差；二是数字校准技术，用数字后端来补偿模拟匹配的不足；三是新型电容结构，比如金属-氧化物-金属电容的改进版本，在更小面积下实现更好的匹配。

这个领域没有捷径，每一个dB的ENOB提升，背后都是对细节的反复打磨。希望这篇总结能帮你少走一些弯路，把CDAC的匹配一次做对。