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频综这块，18～40GHz全频段覆盖、瞬时带宽2GHz、中频选在2.75～4.75GHz、还要带上下变频和数控衰减，最后用SPI把整条链路管起来，供电5.5V、电流大概3A——这一串指标摆出来，做过微波收发前端的人一眼就能看出，这不是拿个单芯片锁相环就能糊弄过去的活儿。它本质上是一套完整的超外差变频通道方案，射频链路、本振分配、中频处理、数字控制、电源完整性，哪一块掉链子，整机指标就崩。我前后做过几套类似架构的频综模块，从选片、仿真、画板到联调，踩过的坑足够写一本小册子。这篇就把这套18～40G/2GHz瞬时带宽、2.75～4.75GHz中频的频综方案，从架构到落地拆开讲一遍，给正在做毫米波变频通道、宽带接收前端或者测试仪器的同行做个参考。

1. 先把这套频综的架构账算清楚

1.1 为什么中频偏偏选2.75～4.75GHz

很多人第一反应是：中频为什么不做低一点，比如几百MHz，或者干脆零中频？这里得从系统层面倒推。射频覆盖18～40GHz，瞬时带宽2GHz，如果中频选得很低，那本振就得在16～38GHz这个范围里跟着扫，宽带本振在毫米波段的相位噪声和杂散控制难度陡增，而且镜像频率离信号太近，镜像抑制滤波器根本做不出来。反过来，中频选到2.75～4.75GHz这个区间，有几个实打实的好处。

第一，镜像抑制变得可行。以射频18GHz、中频取3.75GHz为例，本振在14.25GHz，镜像在10.5GHz，两者相差3.75GHz，用一只宽带带通或者高通就能把镜像压下去，工程上好实现。第二，2.75～4.75GHz正好落在很多高性能中频器件的舒适区，比如中频放大器、数控衰减器、中频滤波器的标准产品都覆盖这个频段，选型不用定制，成本和周期都可控。第三，2GHz瞬时带宽意味着中频要能扛住2GHz的平坦度，2.75～4.75GHz这个2GHz窗口对多数宽带中频链路来说刚好是增益和驻波比较平衡的一段。

提示：中频窗口的上下边沿不是随便定的，它要和本振调谐范围、射频滤波器通带、镜像抑制指标三者联立求解，先定中频再定本振，顺序不能反。

1.2 上下变频到底谁上谁下

标题里说“具备上下变频”，意思是这套通道既能发射（上变频）也能接收（下变频），是双向的。下变频链路：18～40GHz射频进来，经过低噪放、镜像抑制滤波，进混频器，本振从另一端口注入，差出2.75～4.75GHz中频，再经中频放大、数控衰减、滤波输出给ADC或者后级。上变频链路反过来：2.75～4.75GHz中频进来，经数控衰减、中频放大，进混频器，和本振和频得到18～40GHz射频，再经射频滤波、驱动放大输出。

这里有个关键点：上下变频共用一套本振和一套混频器，还是各走各的？我的经验是，如果收发不同时工作（TDD），可以共用本振和混频器，靠开关切换射频和中频路径，省成本省空间；如果收发同时（FDD），那必须两套独立混频器，本振可以共用但要有足够的隔离和分配网络。这套方案从供电3A这个量级看，更像是收发分时或者单通道双向，因为3A在5.5V下也就16.5W，要同时驱动收发两条完整链路加本振，功率余量并不宽裕。

1.3 2GHz瞬时带宽对链路意味着什么

瞬时带宽2GHz是个硬指标，它直接决定了中频滤波器的带宽、混频器的IF端口带宽、以及中频放大器的增益平坦度要求。很多人做窄带做惯了，一上2GHz瞬时带宽就翻车，问题通常出在三个地方：中频滤波器带内波动太大、混频器IF端口在2GHz处滚降、中频放大器在高频端增益塌陷。要满足2GHz瞬时带宽，中频链路上每一级器件的-1dB带宽至少要做到2.5GHz以上，留出余量，否则级联之后带内平坦度根本压不住。

2. 射频前端的器件选型与链路预算

2.1 混频器：宽带、高隔离、低变频损耗三选二

18～40GHz的混频器，市面上能选的主要是GaAs无源双平衡混频器和GaAs有源混频器两类。无源双平衡的好处是线性好、无直流功耗、端口隔离度高，缺点是变频损耗大，典型8～12dB，而且本振驱动功率要求高，通常要+13～+17dBm。有源混频器变频增益为正，本振驱动要求低，但噪声系数和线性度往往不如无源。

这套方案我倾向于选无源双平衡，理由是：18～40GHz这个频段，有源混频器的噪声系数普遍在10dB以上，而无源混频器虽然变频损耗大，但前级低噪放可以把增益补回来，整机噪声系数反而更优。而且无源混频器对本振泄漏的抑制更好，能减轻后级滤波压力。选型时要重点看三个参数：RF/LO频率范围是否覆盖18～40GHz、IF带宽是否支持DC～5GHz（要覆盖2.75～4.75GHz）、LO-RF隔离是否大于30dB。

2.2 本振源：18～40G的扫频本振怎么搭

本振是这套频综的心脏。射频18～40GHz，中频2.75～4.75GHz，本振频率范围就是射频减中频，即15.25～37.25GHz（下变频）或者射频加中频，即20.75～44.75GHz（上变频）。如果上下变频共用本振，本振要覆盖15.25～44.75GHz，接近三个倍频程，单环锁相环很难做到，通常采用“基波锁相环+倍频+滤波”或者“YIG振荡器+锁相”的方案。

我的做法是：用一只8～12GHz的宽带锁相环做基波，经过两级倍频和滤波得到15～45GHz。倍频链的杂散抑制是难点，尤其是二次和三次谐波，必须用带通滤波器逐级压。另一种更省事的方案是直接用YIG调谐振荡器，YIG的宽带调谐能力和低相位噪声在毫米波段很有优势，缺点是功耗和体积大，而且需要额外的驱动电路。从供电3A这个约束看，YIG方案可能偏重，倍频锁相方案更现实。

2.3 数控衰减器：放在中频还是射频

数控衰减器（DSA）的位置很讲究。放在中频段（2.75～4.75GHz）的好处是：中频频率低，DSA的寄生参数影响小，衰减精度和线性度都容易做好，而且中频段的标准DSA产品多、便宜。放在射频段（18～40GHz）的好处是：能直接控制输出功率，对发射链路的功率管理更直接。但毫米波DSA的插入损耗大、位数少、价格贵。

这套方案我建议把主DSA放在中频，射频段如果需要再补一级小范围衰减。中频DSA选6位或者7位，步进0.5dB，覆盖31.5dB或63.5dB动态范围。要注意DSA的建立时间，SPI控制的DSA建立时间通常在几百纳秒到几微秒，如果系统要求快速AGC，这个时间要算进环路响应里。

2.4 链路预算的快速估算

以接收下变频为例，做个粗略链路预算：射频输入-60dBm，低噪放增益20dB、噪声系数3dB，镜像滤波器插损2dB，混频器变频损耗10dB、噪声系数10dB，中频滤波器插损3dB，中频放大器增益20dB、噪声系数4dB，DSA插损3dB。级联后总增益约20-2-10-3+20-3=22dB，输出约-38dBm。噪声系数用Friis公式算，前级低噪放主导，整机噪声系数大概在4～5dB。这个预算说明前级低噪放的增益和噪声系数是决定整机灵敏度的关键，低噪放选型不能省。

3. SPI控制与数控衰减的落地细节

3.1 SPI拓扑：菊花链还是独立片选

这套频综里需要SPI控制的器件至少包括：锁相环（本振）、数控衰减器、可能的射频开关和增益放大器。SPI拓扑有两种：菊花链（daisy chain）和独立片选（独立CS）。菊花链省IO口，但一个器件配置出错会影响整条链；独立片选灵活，但占用FPGA或者MCU的IO多。

我的经验是：锁相环单独一路SPI，因为PLL的寄存器多、配置频繁，独立控制更稳；DSA和开关可以共用一路SPI，用不同片选区分。SPI时钟频率不要一上来就拉到最高，先跑1MHz验证功能，稳定后再往上提。毫米波器件对SPI时序的建立/保持时间要求有时比较苛刻，尤其是DSA，配置字写错一位，衰减量就偏了。

3.2 寄存器配置的坑：上电顺序和默认态

SPI器件最容易被忽略的是上电默认态。很多DSA和开关上电后处于一个不确定状态，如果此时射频已经加进来了，可能造成链路增益异常甚至器件损伤。正确的做法是：上电后先拉低所有片选，等电源稳定，再通过SPI把所有器件配置到安全态（比如DSA最大衰减、开关隔离态），最后才开射频。

锁相环的上电顺序更讲究。PLL芯片通常要求先加数字电源再加模拟电源，或者按数据手册规定的顺序，否则可能出现锁定异常或者电荷泵失控。我遇到过PLL上电后不锁，查了半天发现是模拟电源比数字电源早加了200ms，调整上电时序后一次锁定。

3.3 衰减精度与温度补偿

数控衰减器的衰减精度在常温下通常没问题，但到了高低温就原形毕露。毫米波频段的DSA，衰减量随温度漂移可能达到0.5～1dB。如果系统要求全温范围内衰减精度优于0.5dB，要么选带温度补偿的DSA，要么在系统里做温度查表补偿。

温度补偿的做法：在DSA附近放一颗温度传感器，出厂时在几个温度点标定实际衰减量，把偏差做成查找表存在MCU里，工作时根据实时温度查表修正SPI配置字。这个方法我用了好几套产品，效果很稳，代价是要多做一轮温度标定。

4. 5.5V/3A供电与电源完整性

4.1 为什么是5.5V而不是5V

5.5V这个电压有点意思，它不是标准的5V，而是留了10%的余量。原因通常是链路里有器件需要5V供电，但LDO或者DC-DC在满载时会有压降，如果输入正好5V，到了器件端可能只剩4.7V，裕量不够。用5.5V输入，经过LDO降到5V或者3.3V，压差留足，输出更稳。另一个可能是某些GaAs器件偏置需要5V但电流较大，5.5V能保证偏置电路工作在调整管的最佳区间。

3A的电流在5.5V下是16.5W，这个功率要分配给：本振锁相环和倍频链（可能占大头，2A左右）、中频放大器和DSA（0.5A）、射频低噪放和驱动（0.5A）、控制电路（0.1A）。分配时要留20%余量，所以电源模块选5.5V/4A比较稳妥。

4.2 电源去耦和地平面处理

毫米波频段的电源去耦不是随便放几个0.1uF就完事。我的做法是：每颗芯片的电源引脚旁边放0.1uF和100pF并联，0.1uF管低频、100pF管高频；芯片电源入口再放1uF和10uF。电源走线要短而宽，最好用电源平面而不是走线。地平面要完整，射频地和数字地单点连接，连接点选在电源入口附近。

注意：毫米波频段，电源平面的谐振会影响链路增益平坦度。如果发现带内某几个频点增益凹陷，先查电源平面谐振，再查射频匹配。

4.3 大电流路径的压降和热设计

3A电流在PCB上走线，如果线宽不够，压降和温升都不可忽视。1oz铜厚、1mm线宽、1A电流大约温升10度，3A就要3mm以上线宽，或者用2oz铜。压降方面，3A走10mm长、1mm宽的线，电阻约5mΩ，压降15mV，可以接受，但如果走线更长就要加宽。

热设计上，本振倍频链和射频驱动放大器是发热大户，要在芯片底部打散热过孔阵列，连接到背面的大铜皮或者金属基板。如果整机是密封结构，还要考虑热传导到外壳。我做过一套类似模块，满功率工作半小时后壳温到60度，后来把倍频链的偏置电流降了10%，壳温降到50度，指标没受影响。

5. 联调阶段最容易翻车的几个点

5.1 本振泄漏和杂散

联调第一件事是看本振泄漏。混频器LO-RF隔离有限，本振会从RF端口漏出去，如果后级有低噪放或者驱动放大器，本振泄漏会被放大，形成杂散。测试方法：射频端口接频谱仪，本振加电但不加中频信号，看射频端口有没有本振频率的尖峰。如果有，先查混频器隔离，再查射频滤波器对本振频率的抑制。

杂散方面，倍频链的谐波是最常见的杂散来源。比如基波10GHz，二次谐波20GHz、三次30GHz，如果滤波器抑制不够，这些谐波会混进射频带内。排查方法：从本振输出端逐级往后测，看每一级滤波后的谐波抑制，定位是哪一级漏出来的。

5.2 2GHz瞬时带宽内的增益平坦度

2GHz瞬时带宽内增益平坦度差，通常不是单一器件的问题，而是级联失配。混频器IF端口、中频滤波器、中频放大器三者之间的驻波如果不好，会在带内形成驻波纹波。解决方法是每一级之间加隔离器或者衰减器，牺牲一点增益换平坦度。另外，中频滤波器的群时延波动也会影响带内平坦度，选滤波器时要看群时延指标，不只看插损。

5.3 SPI配置不生效的排查链路

SPI配置不生效，排查顺序是：先看SPI波形（时钟、数据、片选）是否正常，用示波器或者逻辑分析仪抓；再看器件供电和参考电压是否正常；然后看寄存器地址和配置字是否符合数据手册；最后看时序参数（建立/保持时间）是否满足。我遇到过SPI时钟太快导致DSA配置错位，降到500kHz就好了。还有一次是片选信号被其他电路拉低，导致配置写不进去，查了好久才发现是复用IO的初始化顺序问题。

5.4 上下变频切换时的瞬态

如果上下变频共用本振和混频器，切换时会有瞬态。切换瞬间，本振频率要跳变，混频器输入输出要切换，如果控制时序不对，可能出现本振频率还没稳定就开了射频，导致输出杂散或者功率异常。正确的时序是：先关射频，再切开关，再改本振频率，等本振锁定指示有效，再开射频。这个时序要在FPGA或者MCU里用状态机严格实现，不能靠延时拍脑袋。

6. 从这套方案延伸出去的几个实用经验

做频综这些年，有几个经验是通用的，不管频段和带宽怎么变都用得上。第一，链路预算要留余量，增益多留3dB、衰减多留6dB、噪声系数按最差情况算，实际调试时才有调整空间。第二，SPI控制的所有器件都要有回读功能，配置完读回来确认，不然出了问题只能靠猜。第三，电源和地的设计要按射频指标来要求，不能按数字电路的标准糊弄，毫米波频段尤其如此。第四，联调时先分段测，本振单独测、中频链路单独测、射频链路单独测，最后再级联，这样出问题能快速定位。

这套18～40GHz、2GHz瞬时带宽、2.75～4.75GHz中频的频综方案，核心难点不在某一颗芯片，而在整条链路的协同：本振的宽带低杂散、混频器的宽带高隔离、中频链路的2GHz平坦度、SPI控制的可靠性、电源的完整性，五个环节缺一不可。我个人的体会是，前期仿真和预算做得越细，联调时翻车越少；反过来，如果前期偷懒，后期在暗室里熬夜调匹配、查杂散、改时序，那个代价远大于前期多花的两周时间。