企业官网建设流程全解析

最近审方案的时候又碰上一类典型项目：输入直接怼交流市电，输出给继电器、MCU这类负载供电，功率不大但要求板子能稳定跑很多年。客户给的选型方向里写着必易微的ACDC Buck，还特别标注了“实地采样+浮地控制”两个硬性要求。这类非隔离降压方案在智能家电、电表、工业控制板上非常多见，但能把“实地采样”和“浮地控制”真正讲清楚、落地做稳定的人，其实没想象中那么多。这篇文章我就把整个方案甄选的思路、电路原理、参数计算以及实测阶段容易踩的坑一起捋一遍，给正在做同类项目的人做个参考。

1. 选型先过需求这一关：这种ACDC Buck方案是给谁用的

1.1 应用场景的典型画像：MCU、继电器、传感器供电的共性问题

先说清楚这类方案到底在哪类产品里最常见。智能墙壁开关、温控器、电表辅助电源、空调内机控制板、洗衣机控制板，这些设备都有一个共同点：主控MCU需要一路3.3V或5V，继电器需要12V或者24V，传感器板可能需要一个非隔离的稳定直流轨。整机功率通常不会超过10W，但输入却是直接整流出来的高压直流母线，少则100V出头，多则接近400V。

这种场景下，如果老老实实上反激隔离方案，成本高、变压器定制周期长、占板面积大。如果用电容降压，输出电流稍大一点就撑不住，而且电容降压的浪涌电流和安规风险对产品生命周期影响很大。所以非隔离ACDC Buck几乎成了这个功率段最合适的折中选项：不需要变压器，用一颗内置高压MOS的降压芯片，加上电感、续流二极管、采样电阻、滤波电容就能把高压直流变成稳定的低压输出。

必易微这类国产电源芯片厂商做得比较成熟的也正是这个方向：非隔离Buck、内置MOS、集成多种保护、外围精简。方案甄选的第一步，就是把需求边界画清楚：输出电压几路、总功率多少、输入电压范围多少、是否需要恒流、板子留给电源部分的空间多大、目标成本卡在哪。需求一旦清晰，拓扑和芯片选型就基本锁定了。

1.2 非隔离Buck与隔离Flyback的边界在哪里

经常有人问我，为什么不在这种小功率场景直接用Flyback？答案是：能省则省。隔离方案多出来的东西不只是变压器本身，还有次级侧反馈（光耦或绕组分压）、Y电容处理、VCC供电绕组设计，这些都会显著增加开发周期和调试成本。如果输出端只是给板子内部的MCU和继电器供电，整个电源回路都在同一块金属外壳或者绝缘壳体内，用户没有机会直接接触输出端，非隔离的安全性就是够的。

但反过来，如果输出端子会被拉出来接到外部，比如给通信模块供电、给外部传感器供电，或者输入端和输出端的PCB走线必须要满足加强绝缘的爬电距离要求，那这个时候再想着省变压器就是给自己挖坑。我见过不止一次因为安规距离不够，简短的非隔离方案在认证阶段被要求返工的情况。所以方案甄选这件事，永远是把“合规”放在“成本”前面的。

1.3 为什么“高稳定”在这个场景里是个硬指标而非形容词

标题里那个“高稳定”不是宣传话术。ACDC输入的电网环境很脏，雷击浪涌、电压跌落、频率波动都是常态。而负载侧又很敏感：继电器线圈吸合瞬间电流是维持电流的几倍，MCU供电稍微掉压就会导致复位，传感器采样的参考电压受纹波影响就会导致读数不准。

高稳定具体体现在几个维度上：一是宽输入电压范围内输出调整率要好；二是负载跳变时瞬态恢复要够快、过冲要够小；三是长时间高温工作不出现热漂移和间歇振荡；四是保护功能要可靠，过流保护动作干净利落，不能出现反复打嗝导致负载长时间无法启动。这些指标不是芯片规格书里一句“built-in protection”就能保证的，而是靠采样方式、环路补偿、驱动器设计共同作用的结果。这也正是“实地采样+浮地控制”这两个看似不起眼的技术点，实际决定了整套方案上限的原因。

2. 实地采样与浮地控制的原理决定：为什么这方案能扛得住电网环境的折腾

2.1 低边CS采样为什么叫“实地”，它比高边采样稳在哪

Buck电路的电流采样位置选在哪里，直接决定了控制芯片能获得多少真实信息。所谓“实地采样”，在绝大多数非隔离ACDC Buck方案里指的是：电流采样电阻串在主开关管的源极与系统GND之间，CS引脚读取的是电阻上相对GND的电压信号。

这种采样方式的优势特别直接：采样信号的参考点就是系统地，没有悬浮电位，控制器内部不需要任何差分放大器或者隔离电路就能直接使用这个信号。相比之下，高边采样需要采样电阻放在输入母线和开关管漏极之间，或者和上管串联，采样到的电压是悬浮在几百伏电压上的，如果不用差分放大器，这个信号根本没有办法可靠地送回控制芯片。高边采样的精度和延迟做起来都更麻烦，成本也更高。

用大白话说：实地采样就是把“测量电流的尺子”放在地面上量，读数直观准确；高边采样相当于站在一个不断上下运动的平台上量，必须先把平台的运动补偿掉，才能得到真实读数。对于要应对电网电压大幅波动的ACDC应用来说，实地采样能保证逐周期限流和保护动作的精度，不易受到共模干扰的误导。这个选择对“高稳定”的价值，比很多工程师想象的要大。

2.2 自举电容浮地驱动的完整工作链条

“浮地控制”这个词，经常有人误解成“隔离控制”或者“浮地信号检测”，其实它指的是Buck电路中高边NMOS开关管的驱动方式。

Buck电路里，主开关管是接在输入高压母线和开关节点之间的。NMOS想要完全导通，栅极电压必须比源极高出至少Vgs(th)以上。而主开关管源极的电位，在上管导通时会直接被拉到接近母线电压，在续流阶段又会降到接近0V。这就意味着，驱动电路的地参考点不能是系统GND，而必须跟着源极电位一起上下“浮动”。

实际实现方式就是自举电容：在续流阶段，开关节点SW处于低电位，芯片内部的自举充电通路可以通过自举二极管和自举电容把电荷充进去；等到主开关管要导通时，电容上的电荷再释放出来，为栅极提供高于源极的驱动电压。电容的一端接在驱动器的电源端，另一端接在SW节点上，驱动信号的参考点始终比SW高出一个自举电压，这就是“浮地”的来源。

这个机制看起来简单，但实际应用中有很多细节决定成败。自举电容的容量要能覆盖栅极开关所需的电荷量，同时还要抵抗漏电。如果容值选小了，或者电容的高温漏电流太大，就会出现高边驱动电压跌落，表现为MOS管导通不充分、发热剧增、效率下降。如果自举二极管的反向恢复特性不好，在连续模式工作下还会引入额外的开关损耗和噪声。所以浮地控制不是“搭个自举电容就行”这么简单，而是需要整体考虑充电时机、充电电荷、漏电路径和温漂特性。

2.3 同步整流与异步续流：标题里的Buck到底是哪种

提到Buck就绕不开同步和异步的区别。同步Buck把续流二极管换成了另一个MOS管，导通压降从0.5V左右降到几十毫欧乘以电流，效率优势明显。但同步整流在ACDC非隔离方案里，意味着芯片内部或者外部需要同时驱动两个MOS，还要处理死区时间、防穿透等问题，成本和控制复杂度都会上去。

异步Buck用续流二极管（通常是超快恢复二极管或者肖特基二极管）承担续流功能，结构简单、可靠性高、驱动逻辑也简单。在小功率ACDC降压场景里，如果输出电流不超过1A到2A，异步方案效率损失并没有想象中那么夸张，而性价比和可靠性优势却是实打实的。

必易微的非隔离Buck产品线里，异步续流方案占了不少份额，负载额定电流通常在几百毫安到一两安。选择异步结构还有一个额外好处：续流二极管天然不存在“死区控制失败导致直通”的风险，这对于长时间运行、环境温度高的家电控制板来说，可靠性更让人放心。

2.4 电流模式控制下的逐周期限流与斜坡补偿

再看控制环。这类芯片普遍采用峰值电流模式控制，原因很好理解：电流信号直接参与PWM调制，让电感电流峰值被精准限制，天然带逐周期限流功能，对输入电压变化响应快，环路补偿设计也相对容易。

峰值电流模式也有一个天生的问题：当占空比超过50%时，电感电流的小扰动会在相邻周期被放大，形成次谐波振荡，表现是开关波形出现交替大小波。解决标准方法就是斜坡补偿，在电流采样信号上叠加一个斜波信号，抵消扰动分量的放大效应。高压ACDC Buck的特点是大压差、小占空比，正常工作占空比可能只有0.04到0.15，看似距离50%很远，但在输入电压跌落、输出电压较高、电感偏大等极端组合下，依然可能踩进次谐波振荡区域。所以甄选方案时，要特别留意芯片内部斜坡补偿的斜率设置，以及是否允许通过外部电阻调整补偿深度。

此外，电流模式的一个附带收益是：当CS电阻因为温度变化、老化工况出现轻微漂移时，控制环路仍能保持稳定的逐周期限流点，这对于追求“高稳定”的项目非常实用。

3. 从甄选到落地：一份可以直接套用的ACDC Buck计算流程

3.1 以12V/0.5A为例的输入条件与母线电压估算

空谈原理没有意义，我拿一个实际的参考设计来算一遍。假设需求是：输入85VAC到265VAC，输出12V/0.5A，开关频率65kHz，采用非隔离异步Buck拓扑，芯片使用某款内置高压MOS的必易微ACDC Buck方案。

第一步先把交流输入换算成直流母线电压。整流之后，母线电压的峰值大约等于输入有效值乘以1.414，但满载时母线电容会放电，电压会有纹波。一般工程设计上，最低输入条件下母线电压的下限按“有效值×1.414再减去15到20V”来估算，对应满载纹波和整流压降；最高输入条件则按“有效值×1.414再乘以1.1”来估算，覆盖电网过压等极端状况。

算出来就是：

• 最低母线电压：85×1.414 ≈ 120V，考虑满载纹波和压降后按100V计
• 最高母线电压：265×1.414 ≈ 375V，过压余量按410V计

这一步非常关键，因为后面所有占空比、电感量、MOS耐压的核算，都建立在母线电压范围的基础上。我见过很多新手直接拿交流有效值去套占空比公式，算出来的结果和实际测试相差很大。

3.2 电感、CS电阻、自举电容、输出电容的计算

接下来逐个算关键参数。

占空比的估算可以用这个思路：稳态时，伏秒平衡决定占空比。异步Buck在CCM连续导通模式下，输出电压等于输入电压乘以占空比减去续流二极管压降的修正。工程简化公式是：

D = (Vout + Vd) / (Vin - Vsw)

其中Vd是续流二极管正向压降，约0.6V，Vsw是开关管导通压降，约1V到2V。按最低母线100V、最高母线410V来算，占空比范围大约是：

D_max = (12 + 0.6) / (100 - 2) ≈ 0.13 D_min = (12 + 0.6) / (410 - 2) ≈ 0.031

占空比非常小，这是高压ACDC Buck和低压DC-DC Buck最大的不同点。电感电流纹波在大压差下会很大，电感量必须足够大才能控制住纹波。

电感量的计算思路是：在最低输入电压、最大占空比条件下，让电感电流纹波峰值保持在负载电流的30%到40%左右。公式为：

L = (Vin_min - Vout - Vsw) × D_max / (fsw × ΔIL)

代入数值：

ΔIL = 0.4 × 0.5A = 0.2A L = (100 - 12 - 2) × 0.13 / (65000 × 0.2) ≈ 0.00086 H ≈ 0.86 mH

实际取整，选一个1mH左右的电感。这里的注意点：电感不能一味取大，因为太大的电感会导致动态响应变慢，负载突变时输出电压跌落幅度变大。很多工程师为了降纹波，把电感选到计算值的两三倍，结果瞬态响应反而差了很多。同时要关注电感的饱和电流，峰值电流大约为负载电流加一半纹波电流，算上过流保护余量，建议选饱和电流不低于0.8A到1A的电感。

CS采样电阻的计算，核心是让峰值电流信号在设定的保护阈值附近触发逐周期限流。假设芯片的CS比较器阈值典型值是0.5V，那么：

I_peak = Iout + ΔIL / 2 = 0.5 + 0.1 = 0.6A Rcs = 0.5 / 0.6 ≈ 0.833Ω

实际取值要考虑温度系数、芯片批次偏差和降额，通常按80%到85%设计阈值利用率，也就是把Rcs往下整取0.68Ω到0.75Ω。取0.68Ω时，对应的限流点约为0.735A，留有约22%的裕量，这是比较合理的状态。需要特别提醒：CS电阻一定要选用低感抗、低温度系数的类型，推荐合金电阻或者精密薄膜电阻。这个电阻的寄生电感会直接决定CS引脚看到尖峰的大小，是后面要讲的实测尖峰问题的最主要来源之一。

自举电容的容量计算：芯片高边驱动总电荷量，可以从规格书中的Qg参数估算。假设高压MOS管栅极总电荷Qg为25nC，允许自举电压跌落0.5V，那么：

C_boot = Qg / ΔV = 25nC / 0.5V = 50nF

考虑到高温下电容容量衰减和漏电流，工程上一般取100nF到220nF，并且要选低漏电的X7R或C0G电容。自举电容必须紧靠芯片的BST引脚和SW引脚放置，中间不要有过长的过孔走线，否则驱动回路的寄生电感会让开关波形振铃加剧。

输出电容的计算需要同时满足容量要求和ESR要求。以输出纹波目标50mV来计算：

Cout ≥ Iout × D_max / (fsw × ΔVout) = 0.5 × 0.13 / (65000 × 0.05) ≈ 20μF

ESR要求则是：

ESR ≤ ΔVout / ΔIL = 0.05V / 0.2A = 0.25Ω

实际选型时，需要结合电容材料来考虑。如果全部用陶瓷电容，容量满足后还要留意DC偏压会不会让容量大幅缩水；如果用电解电容，则要确认100kHz下的ESR指标满足要求，高温下ESR还会继续增大。更稳妥的办法是电解电容加并联一个小容量陶瓷电容，各取所长。

输入母线电容也是设计里容易被忽视的一块。整流之后母线电压能否在掉电期间维持足够时间，取决于输入电容的容量。若要求维持时间10ms、输出功率约6.6W、效率按85%，则输入功率约7.8W。母线电容的计算可用于掉电维持时间的反推：

C_bulk = 2 × Pin × T_hold / (Vmin² - V_end²)

代入Vmin=100V、掉电结束允许电压V_end=70V：

C_bulk = 2 × 7.8 × 0.01 / (10000 - 4900) ≈ 30μF

实际选33μF/400V电解电容。如果输入电压范围覆盖到265V，400V耐压是必须的，而且要留出足够的电压降额。

3.3 芯片选型时的规格书参数对照清单

参数算完之后，回到选型这个动作上。同样是必易微的非隔离Buck方案，不同型号之间的差异在哪里？我整理了一份我会逐项对照的清单：

• 内置MOS管的耐压和导通电阻：耐压至少要留出1.15倍的母线最高电压裕量，导通电阻直接决定满载温升
• 最高频率和频率抖动特性：频率决定电感Q值的选择，频率抖动则影响EMI处理难度
• CS比较器阈值和前沿消隐时间：阈值决定采样电阻取值，LEB时间则决定了能容忍多大的开通尖峰
• 自举电容充电机制：有些芯片是始终在续流阶段充电，有些是内部集成充电管，不同机制对最小占空比的要求不同
• 轻载工作模式：是否支持跳跃模式或者Burst，进入和退出的阈值是否可调整
• 过温保护、过压保护、短路保护的类型和恢复方式

这几项参数直接决定了一个方案是“刚好能用”还是“跑几年都不用管”。我倾向于在甄选阶段，把候选型号的规格书相关页面打印出来，按照上面的计算流程逐一代入，用数据筛选而不是凭感觉拍板。

4. 实测阶段最容易翻车的三处与完整排查链路

4.1 CS引脚尖峰误触发过流保护的定位过程

原理计算顺利通过，不代表样板一次就能稳定工作。第一个高频翻车现场，就是CS引脚上的开通尖峰。

现象很典型：带轻载时工作正常，负载稍微加重，芯片就进保护；或者用示波器看CS引脚波形，发现开通瞬间有一个明显的大尖峰，尖峰幅度超过了限流比较器阈值，芯片在正常导通时间内就被误判为过流，导致占空比被强行压缩。

这个尖峰从哪来？主要三个路径。第一，开关管在开通瞬间，SW节点电压快速从续流二极管导通时的负压跳变到接近母线电压，这个dv/dt通过MOS管的栅漏寄生电容Cgd耦合到驱动回路，并在CS电阻上产生位移电流。第二，CS采样电阻本身如果有寄生电感，电流突变时会在电感两端产生感应电压，瞬间叠加在CS信号上。第三，PCB上SW节点到CS走线之间的空间耦合。

完整的排查链路应该是这样：先用示波器同时抓SW节点波形和CS引脚波形，确认尖峰出现的时间点是否对应SW的上升沿。如果是，再检查前沿消隐时间设定，很多芯片上电瞬间的尖峰可以通过延长LEB时间来滤除。如果LEB已经固定不可调整，重点是改硬件：在CS引脚到GND之间加RC滤波，典型值1kΩ串1nF，但要注意滤波器时间常数必须小于LEB时间，否则会影响真实限流信号的检测。

再检查采样电阻的封装和走线。大封装贴片电阻的寄生电感明显更大，切换到低感抗的合金电阻、缩短CS走线长度、让采样电阻的功率端靠近开关管源极、检测端直接连到芯片CS引脚，都能明显减小尖峰。最后检查SW节点的布板面积是否过大，尽量让开关管、续流二极管、输入电容三者之间的环路面积最小化。

4.2 自举电容欠压导致高边驱动畸变的现场特征与排查

第二个高频问题，是自举电容充电不充分导致的高边驱动电压跌落。

现象也很容易辨认：满载运行一段时间后，MOS管温度明显异常升高，但电流波形并没有达到限流点。用示波器测量高边驱动电压Vgs，发现导通期间Vgs在持续下降，导通后期已经掉到维持充分导通的阈值以下，MOS管进入线性区，导通损耗剧增。

自举电容为什么充不满？最常见的原因是占空比太小。在高压ACDC Buck里，正常工作的占空比本来就只有0.03到0.13，自举电容的充电时间窗口很窄。如果芯片内部的充电通路还要求SW节点必须降到某个电平以下才开始充电，那在高输入电压、低输出电压组合下，充电有效时间进一步被压缩，电容根本补不回每周期消耗的电荷量。

排查过程从测量自举电容两端电压开始，注意这时示波器探头要用浮地方式或者差分探头，因为SW节点完全不接地。如果确认电容电压在导通周期内跌落超过0.5V，优先加大自举电容容量，同时检查电容材质：X5R/X7R在直流偏压下容量会下降，高温下漏电也更大，有条件的话换成C0G，漏电指标要好一个数量级。

还有一个容易被忽略的细节是自举二极管。如果芯片用外置自举二极管，一定要用快恢复管或者超快恢复管，普通整流管在连续模式下反向恢复时间太长，会在每个周期里白白放掉自举电容上的电荷。

4.3 轻载纹波、间歇振荡与环路补偿的关系

第三个现场，是轻载或者空载时输出电压出现明显的周期性起伏，有时甚至能听到电感啸叫。

这个问题的本质，是芯片为了满足轻载效率，自动进入了跳跃模式或者间歇模式。轻载时电感电流进入断续模式，环路增益下降，反馈电压在小范围内波动，导致开关管时而开启时而关闭，输出电容被周期性地充放电，就表现为输出电压的周期性扰动。

排查链路先确认芯片当前工作在连续模式还是间歇模式，很多芯片有模式指示引脚或者通过VCC波形来判断。如果间歇振荡的周期太慢、纹波太大，先检查反馈分压电阻是否引入了过多噪声，采样点是否离输出电容太远，导致反馈回路拾取到了SW节点的干扰。然后在反馈分压电阻上并联一个几十pF到几百pF的前馈电容，能够明显抑制开关噪声进入反馈引脚。

环路补偿也很重要。峰值电流模式下的补偿网络，从输出端到芯片COMP引脚之间通常是一个RC网络。如果补偿电容选得太大，环路响应过慢，轻载时的输出电压波动就会变得又慢又明显。按照规格书推荐值起步，再根据实测的负载瞬态响应微调。我个人的习惯是：先确认交叉频率在开关频率的十分之一以下，再看相位裕度，保证输出过冲和振铃都在可控范围。行为习惯上，我不建议一上来就大幅度改补偿参数，而是每次只动一个元件，记录波形变化，这样出了问题能快速回退。

4.4 Layout上采样地与功率地的处理要点

排查了无数波形之后，我越来越确定：ACDC Buck很多顽疾的根源根本不在原理图，而在PCB Layout。其中最常见的三类问题都集中在接地和环路处理上。

采样电阻的接地处理：CS采样电阻的一端接功率地，另一端接芯片CS引脚，这个采样电阻的参考地必须和芯片控制地单点连接。不要把采样地直接接到功率开关管的高频电流回路里，否则采样电阻上的地电位会随开关动作而跳动，CS引脚读到的信号里会叠加地弹噪声。最稳妥的做法是：功率地走一条粗线，控制地走一条细线，两者在芯片GND引脚附近单点汇合。

热回路的面积控制：开关管、续流二极管、输入母线电容构成的电流回路是高频脉冲电流流经的地方，这个环路面积越小，对外辐射和内部寄生振荡就越小。实践中，输入母线电容要尽量靠近开关管的漏极和续流二极管的阴极，形成紧凑的功率回路。

反馈采样走线：输出电压采样点必须从输出电容的正极直接引出，避免经过电感电流路径上的任何寄生电阻。如果输出走线太长，反馈走线要采用开尔文连接方式，在输出电容端单独分出两根线，一根采样电压，一根作为反馈地，而不是借用功率电流流过的地平面部分。

这几条经验几乎适用于所有非隔离ACDC Buck设计。如果Layout一开始就按这个思路做，后面实测会省掉很多不必要的排查工作。

5. 什么情况下我仍会劝你换隔离方案

写了这么多选型理由和技术细节，但我也必须诚实地说清楚边界。非隔离ACDC Buck再稳，有些场景我依然会劝你换隔离方案。如果输出端会引出到产品外壳之外，用户有可能直接触碰到输出端，那非隔离方案就不应该出现在候选列表里，这不是稳定性问题，而是安全问题。如果PCB布局的空间距离满足不了安规爬电距离要求，比如高压侧和低压侧走线必须保持的距离做不到，那也不要去赌，直接把方案换成Flyback更省心。还有一种情况是输出噪声要求极其苛刻的精密模拟负载，非隔离拓扑的共模干扰来源多，处理起来远比隔离方案困难。

在实际做方案甄选的时候，我的经验是：先在纸面上把需求边界画清楚，把非隔离Buck的适用条件一条条对照，能过就用，过不了就果断换。选型永远是为最终产品的生命周期负责，不是为了一张漂亮的原理图。必易微这类成熟方案能够覆盖大部分中小功率非隔离ACDC降压需求，但最终决定项目成败的，还是工程师对采样、驱动、环路、Layout这些细节的把握程度。希望这篇文章能把“实地采样”和“浮地控制”这两根关键链条讲透，给你的下一次方案甄选提供一点可参考的抓手。