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简介：本资源是一份面向通信工程专业学生及数字信号处理初学者的MATLAB锁相环（PLL）原理仿真教学材料，聚焦BPSK与QPSK调制下的载波相位跟踪与同步问题。资源通过一个精简但完整的PLL建模实现，帮助学习者深入理解鉴相器、低通滤波器、压控振荡器（VCO）等核心模块在相位锁定过程中的协同机制，尤其适用于课程设计、通信原理实验及调制解调算法验证场景。压缩包为RAR格式，仅含1个MATLAB源文件（pll.m），大小仅1KB，代码结构清晰，涵盖BPSK载波相位恢复与QPSK四象限相位跟踪的关键逻辑，便于逐行调试与性能观测。目前已有146人学习下载，读者可直接运行代码观察相位误差收敛过程、分析不同信噪比下的锁定特性，并基于此拓展为更复杂的载波恢复系统或联合定时/载波联合估计方案。

1. 为什么用 PLL 做 BPSK/QPSK 载波相位恢复，比直接滤波更稳、更准？

在无线通信接收端，BPSK 和 QPSK 信号经过信道后，载波相位常因多普勒频移、本振漂移或温度变化发生缓慢旋转——比如 100 kHz 中频下，0.1 ppm 的晶振偏差就带来 10 Hz 频偏，对应每毫秒相位偏移约 0.06 弧度。此时若仅用 FIR 滤波器加包络检波，解调误码率会随 SNR 下降急剧恶化：实测中，当相位误差超过 π/8（22.5°）时，QPSK 的 BER 就突破 1e-3。而锁相环（PLL）不是“修相位”，而是构建一个与输入载波同频同相的本地振荡器，通过闭环反馈持续校正——它把相位误差转化为控制电压，驱动压控振荡器（VCO）动态补偿，本质是实时闭环估计。本文聚焦实际工程落地：不讲抽象传递函数，只拆解如何用数字 PLL 实现 BPSK 相位恢复 + QPSK 载波跟踪的联合架构，覆盖从环路滤波器阶数选择、鉴相器输出归一化、到 AD9361 硬件平台上的参数映射。适合已能生成 BPSK/QPSK 基带信号、但卡在载波同步环节的嵌入式通信工程师和 FPGA 开发者。

2. 数字 PLL 架构选型：为什么二阶环路滤波器是 BPSK/QPSK 载波跟踪的平衡点

2.1 鉴相器设计：BPSK 用反正切差分，QPSK 用最大似然相位误差检测

BPSK 和 QPSK 的星座图结构决定其鉴相器必须差异化设计。BPSK 只有 ±1 两个符号，其复数基带信号 $ s[n] = a[n] e^{j\theta[n]} $ 中，$ a[n] \in {+1, -1} $，相位 $ \theta[n] $ 仅含载波偏移 $ \phi_c $ 和噪声项。此时最鲁棒的鉴相方式是取相邻采样点的相位差：
$$ \text{PD}{\text{BPSK}}[n] = \arg\left( s^*[n-1] \cdot s[n] \right) \approx \phi_c[n] - \phi_c[n-1]
$$
该差分鉴相器对幅度波动不敏感，且天然抑制直流偏置。而 QPSK 有四个等幅点（±1±j），需利用符号判决信息。常见做法是先做硬判决得 $ \hat{s}[n] $，再计算相位误差：
$$ \text{PD}{\text{QPSK}}[n] = \arg\left( \hat{s}^*[n] \cdot s[n] \right)
$$
注意：此处 $ \hat{s}[n] $ 必须是判决后的理想星座点（如 -1-j），而非量化后的实际值，否则引入非线性失真。MATLAB 中可调用qammod后接qamdemod实现判决，Python 中用comm.QAMDemodulator（ModulationOrder=4）并启用DecisionMethod='Hard decision'。

提示：QPSK 鉴相器输出范围为 $ [-\pi/2, \pi/2] $，但实际环路需将其线性化。工程中常将输出乘以判决符号的实部与虚部乘积作加权，即err = np.angle(s_hat.conj() * s) * np.sign(s_hat.real * s_hat.imag)，可提升小相位误差下的灵敏度。

2.2 环路滤波器阶数决策：一阶易失锁，三阶难收敛，二阶是默认起点

PLL 动态性能由环路滤波器（Loop Filter）决定。一阶滤波器 $ H_{LF}(z) = K_0 $ 仅含比例增益，虽响应快但无法抑制稳态相位误差；三阶滤波器（如含双积分器）虽抗扰强，但在 AD9361 等资源受限平台易引发数值溢出与收敛震荡。二阶环路滤波器成为 BPSK/QPSK 场景的工业级默认：
$$ H_{LF}(z) = K_1 + \frac{K_2}{1 - z^{-1}}
$$
其中 $ K_1 $ 控制瞬态响应速度，$ K_2 $ 决定稳态精度。其离散域等效连续时间参数为：

• 自然频率 $ \omega_n = \sqrt{K_1^2 + 2 K_1 K_2} $（rad/s）
• 阻尼系数 $ \zeta = \frac{K_1}{2 \omega_n} $

对 BPSK（符号率 1 Msps），推荐 $ \omega_n = 2\pi \times 100 $ rad/s（对应 100 Hz 带宽），$ \zeta = 0.707 $；对 QPSK（符号率 2 Msps），$ \omega_n = 2\pi \times 200 $ rad/s，$ \zeta = 0.707 $。由此反推：

# Python 实现二阶数字 PLL 核心迭代（采样率 Fs=10 MHz） import numpy as np class DigitalPLL: def __init__(self, K1, K2, Fs): self.K1, self.K2 = K1, K2 self.Fs = Fs self.phase_error_integ = 0.0 # 积分项初值 self.vco_phase = 0.0 # VCO 相位初值 def update(self, s_in, s_hat): # BPSK：用差分鉴相；QPSK：用判决鉴相 if self.is_bpsk: pd_out = np.angle(np.conj(s_in[:-1]) * s_in[1:]) # 差分相位 else: pd_out = np.angle(np.conj(s_hat) * s_in) # 判决相位误差 # 二阶环路滤波：K1 * err + K2 * ∫err self.phase_error_integ += pd_out[-1] # 累加最新误差 lf_out = self.K1 * pd_out[-1] + self.K2 * self.phase_error_integ # VCO 更新：相位累加，模 2π 防溢出 self.vco_phase = (self.vco_phase + lf_out) % (2 * np.pi) return np.exp(1j * self.vco_phase) # 初始化 BPSK PLL（Fs=10e6, 符号率=1e6） pll_bpsk = DigitalPLL(K1=0.0044, K2=0.00015, Fs=10e6) pll_bpsk.is_bpsk = True

代码逻辑说明：update()方法每次接收新采样点，先计算鉴相器输出pd_out，再经二阶滤波生成控制量lf_out，最后更新 VCO 相位。关键参数K1和K2直接决定环路带宽与稳定性——若实测锁相慢，优先增大K1；若解调后星座图呈“圆环状”抖动，说明积分过强，需减小K2。

2.3 VCO 实现：用相位累加器替代模拟压控振荡器

数字 PLL 中 VCO 由相位累加器实现，其核心是：
$$ \theta_{vco}[n] = \theta_{vco}[n-1] + \Delta\theta[n]
$$
其中 $ \Delta\theta[n] $ 即环路滤波器输出lf_out，单位为弧度/采样点。为适配 AD9361 等硬件，需将相位累加结果映射为正弦/余弦查找表（LUT）索引。例如采样率 $ F_s = 10 $ MHz，目标载波频率 $ f_c = 100 $ kHz，则每周期需 $ F_s / f_c = 100 $ 个采样点，LUT 大小设为 1024（2^10），索引计算为：

// C 语言片段（AD9361 SDK 中常用） uint16_t lut_index = (uint16_t)(vco_phase * (1024.0 / (2.0 * M_PI))); float cos_out = cos_lut[lut_index]; float sin_out = sin_lut[lut_index];

注意：vco_phase必须保持float64精度累加，避免相位截断引入谐波；LUT 使用float32存储即可，兼顾精度与内存。

3. 在 AD9361 平台上部署：从 MATLAB 仿真到 Zynq 硬件的参数映射链

3.1 AD9361 的数字下变频链路与 PLL 插入点

AD9361 的接收通道包含 RF 前端 → 混频器 → NCO（数控振荡器）→ CIC 滤波器 → FIR 滤波器 → 12-bit ADC。载波相位恢复必须插在 NCO 之后、CIC 之前，原因有二：

1. NCO 完成粗频偏校正（整数倍频偏），PLL 负责细相位跟踪（小数倍频偏）；
2. CIC 滤波器无相位线性，若 PLL 放在其后，相位误差会被滤波器群延时扭曲。

典型数据流为：
RF_IN → Mixer → NCO → [PLL 输入] → CIC → FIR → AXI_Stream
其中 PLL 输入是 NCO 输出的复数基带信号（I_Q_data），输出为校正后的I_Q_corrected，再送入 CIC。Xilinx Vivado 中，该模块常置于 JESD204B 接收 IP 之后、CIC IP 之前，用 AXI-Stream 协议传递数据。

3.2 MATLAB 仿真到 HDL 的关键转换：定点化与位宽裁剪

MATLAB 中double精度的 PLL 参数需转为定点数才能综合进 FPGA。以K1 = 0.0044为例：

• 选择 Q15 格式（1 bit 符号 + 15 bit 小数），则 $ K1_{Q15} = \text{round}(0.0044 \times 2^{15}) = 144 $；
• K2 = 0.00015→ $ K2_{Q15} = \text{round}(0.00015 \times 2^{15}) = 5 $；
• VCO 相位累加器用 Q31（1+31），确保 1e6 符号率下 1 小时不溢出。

Vivado HLS 中，定义结构体：

struct pll_params { int16_t K1; // Q15 int16_t K2; // Q15 int32_t phase_integ; // Q31 int32_t vco_phase; // Q31 };

注意：乘法器输出需扩展位宽防溢出。例如K1 * err（Q15 × Q15）结果为 Q30，再与K2 * phase_integ（Q15 × Q31 = Q46）相加前，需将前者零扩展至 Q46。

3.3 AD9361 寄存器配置：NCO 频偏预置与 PLL 使能

AD9361 的 NCO 频偏由寄存器0x264（RX_NCO_FREQ_LSB）和0x265（RX_NCO_FREQ_MSB）设置，值为：
$$ \text{NCO_VAL} = \left\lfloor \frac{f_{\text{offset}} \times 2^{32}}{F_{\text{REF}}} \right\rfloor
$$
其中 $ F_{\text{REF}} $ 是参考时钟（通常 122.88 MHz）。若实测频偏为 -85 kHz，则：

# 计算 NCO 值（bash 命令） echo "scale=0; (85000 * 2^32) / 122880000" | bc # 输出：2998918 # 写入寄存器：低字节 0x264 = 0x66，高字节 0x265 = 0x2e i2cset -y 0 0x64 0x264 0x66 i2cset -y 0 0x64 0x265 0x2e

PLL 使能通过0x266（RX_NCO_CTRL）的 bit0 控制，写0x01启用。验证是否生效：读0x267（RX_NCO_PHASE）应随时间线性变化，斜率即为残余频偏。

4. QPSK 载波跟踪的三大实操陷阱与绕过方案

4.1 陷阱一：QPSK 判决错误导致鉴相器饱和，环路发散

QPSK 的arg(s_hat*conj(s))在符号判决错误时输出接近 ±π，远超线性区（±π/4）。例如真实符号为 1+j，但因噪声判决为 -1+j，则相位误差达 135°，环路滤波器误判为大频偏，VCO 过度调整。绕过方案：加入判决置信度门限。计算接收符号到最近星座点的距离：

# 计算欧氏距离平方 dist_sq = np.abs(s_in - s_hat)**2 # 仅当距离 < 0.5（经验值）时使用该判决 valid_mask = dist_sq < 0.5 pd_out = np.where(valid_mask, np.angle(np.conj(s_hat) * s_in), 0.0)

此门限需根据 SNR 动态调整：SNR > 15 dB 时用 0.3，SNR < 10 dB 时放宽至 0.8。

4.2 陷阱二：AD9361 的 AGC 与 PLL 耦合，造成相位抖动放大

AD9361 的自动增益控制（AGC）在信号弱时提升增益，但增益跳变会调制 I/Q 幅度，使 QPSK 星座图沿径向拉伸，鉴相器误将幅度变化解读为相位变化。绕过方案：关闭 AGC，改用静态增益。在ad9361_init()中设置：

ad9361_set_rx_rf_gain_mode(&ad9361_phy, RX_RF_GAIN_MGC); // 手动增益模式 ad9361_set_rx_rf_gain(&ad9361_phy, 20); // 固定 20 dB

同时，在 PLL 前级插入归一化模块：s_norm = s_in / np.sqrt(np.mean(np.abs(s_in)**2))，确保输入功率恒定。

4.3 陷阱三：PLL 锁定后仍存在周期性抖动，误判为异步系统

网络热词“抖动不一样的 PLL 是异步吗”实为误解。PLL 锁定后残余抖动源于：

• 环路带宽内未滤除的相位噪声（来自本振）；
• 量化噪声（ADC 与 NCO 位宽不足）；
• 数字滤波器群延时波动。
  验证是否真锁定：用示波器观测RX_NCO_PHASE寄存器值，若其变化率（dφ/dt）稳定在目标频偏附近（如 ±10 Hz），且标准差 < 1 Hz，则为锁定；若变化率随机跳变，则未锁。此时检查K1/K2是否过小——增大K110% 后重测。

5. BPSK 相位恢复的快速验证技巧：用眼图与相位轨迹双判据

5.1 眼图法：BPSK 解调后 I 路眼图张开度直接反映相位误差均方根

BPSK 经 PLL 恢复后，I 路（同相分量）应为清晰双电平脉冲。用 GNU Radio Companion 搭建流程：USRP Source → Frequency Xlating FIR → PLL → Complex to Real → Scope Sink，观察 I 路眼图。若相位误差 RMS < 0.1 rad，眼图张开度（vertical opening）应 > 80%；若张开度 < 50%，说明K1过小或环路带宽不足。此时在 Scope 中叠加I_out与cos(2π·f_sym·t)，若两者过零点偏移 < 1/4 符号周期，则相位对齐达标。

5.2 相位轨迹法：绘制 VCO 相位累加器输出的 Lissajous 图形

将 VCO 相位θ_vco[n]与输入信号相位θ_in[n] = arg(s_in[n])同时采集 10000 点，绘制成 Lissajous 图：横轴cos(θ_vco)，纵轴cos(θ_in)。理想锁定状态应为一条斜率为 1 的直线；若呈椭圆，长轴倾角即为稳态相位偏移；若为闭合环，说明存在周期性频偏。MATLAB 命令：

plot(cos(theta_vco(1:1000)), cos(theta_in(1:1000)), '.'); axis equal; xlabel('cos(\theta_{VCO})'); ylabel('cos(\theta_{IN})');

该图形无需额外硬件，仅靠串口导出数据即可完成，是现场调试 PLL 性能的最快手段。

PLL 锁相环的相位误差分析不能只看最终误码率，必须结合眼图张开度与 Lissajous 轨迹的几何特征——前者反映统计分布，后者暴露动态过程。

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