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简介：这是一份面向数字电路初学者与硬件设计人员的 Verilog 概念验证（POC）工程资源，通过完整的 Quartus 项目演示波形模拟下顶层 CPU 的测试流程，重点讲解双向端口、三态门与总线共享等核心知识点，既可以用于课程设计，也适合作为 FPGA 入门项目的参考。压缩包为 RAR 格式，共 77 个文件，大小约 215KB，主要包含 Verilog 源文件（.v）、Quartus 工程与原理图文件（.qpf/.qsf/.bdf）、仿真波形文件（.vwf）以及编译报告（.rpt）等，工程中间文件齐全，便于按目录结构逐项理解设计流程。已有 463 人学习下载，适合正在学习 Verilog 语法、接口电路或 FPGA 综合仿真的读者，尤其有助于深入理解三态总线应用场景。通过分析该工程，可以快速掌握 inout 双向端口的驱动规则、三态门使能信号的控制方法，并参考其模块划分、约束设置与波形模拟思路，获得可直接复用的代码模板与常见问题排错经验，为独立开展硬件设计提供实践参考。

1. Verilog POC代码到底是什么，为什么值得单独聊聊

先给新手吃颗定心丸：Verilog POC代码，说白了就是一个能快速跑通原理的Demo工程。POC是Proof of Concept，放在数字IC和FPGA的语境里，就是在一段比较短的时间内，用Verilog把一个小想法、小模块或者一套验证思路“证明”出来——证明逻辑能跑、时序能收、仿真能过、甚至板子能亮灯。它不是完整的商用代码，但它的价值恰恰在于“小而全”：麻雀虽小，五脏俱全，正好用来验证那些还没想透彻的点子。

我今年踩得最勤的场景，其实主要就三类。第一类是拿到一块新板卡，想快速确认IO口映射、时钟是否起振、DDR3读写通路是否正常，这时候一个POC工程能最快暴露硬件问题；第二类是算法团队丢过来一份定点化后的滤波系数，或者一版C模型，我需要用Verilog先把核心计算逻辑“翻译”出来看看资源占用和流水线效果；第三类就是面试或者自学阶段，比如想搞明白SPI从机怎么写、按键消抖到底有没有抖明白、滑动窗口滤波在FPGA上耗多少寄存器，直接用POC工程去验证，比翻十篇文章都管用。

所以这篇我不讲那种动辄上千行的完整IP核设计，就聊聊怎么写一份高质量的Verilog POC代码——从思路拆解到具体模块，再到仿真调试的坑和工具链搭配，全程用我自己跑过的例子说话。适合谁看？刚入门Verilog还在各种阻塞赋值、非阻塞赋值里打转的学习者，以及已经工作但偶尔需要快速验证新模块的工程师，都能从里面拿走点能直接上手的套路。

可能有人会问，为什么不直接写正式模块呢？因为正式模块要兼顾可综合、可重用、跨时钟域、时序收敛、文档齐全……这一套下来，一个再小的模块也得磨上好几天。而POC阶段的使命就一个：在最短时间内把核心逻辑验证明白。所以它的写法、它的取舍，跟正式RTL开发有本质区别。搞明白这点，你就不会拿“写正式代码”的心态来写POC，也不会因为POC代码写得“丑”而焦虑——它本来就不是为了上量产的。

2. 写POC代码的核心思路：先跑通，再谈优化

我见过太多人写POC代码时犯同一个毛病：一开始就想把架构搭得“完美无缺”。什么AXI接口、什么参数化配置、什么低功耗设计，全都要。结果呢？写了三天，代码量破了千行，但电路从来没在仿真里跑通过一次。记住，POC阶段唯一的KPI是验证某个核心假设，不是交付正式代码。所以整体思路必须围绕“最小可验证框架”展开，也就是用最少的外部依赖，搭出能证明核心逻辑可行的闭环。

2.1 最小可验证框架怎么搭

一套最朴素的POC验证框架，其实就三件套：顶层模块（DUT）、激励源、观测点。顶层模块把你想要验证的逻辑包起来，激励源负责给DUT喂数据，观测点负责检查输出是否符合预期。

拿我最近写的一个滑动窗口滤波POC举例。核心逻辑是一个5阶的滑动平均滤波器，如果用正式开发思路，我得先考虑AXI-Stream接口还是FIFO接口，还得想好参数化窗口长度。但在POC阶段，我把接口砍到最简单：8位并行数据输入、valid握手信号、8位滤波结果输出。激励源呢，就是用计数器构造一组带噪声的数据——每隔若干个时钟叠加一个小幅扰动。观测点更粗暴，直接拉一组波形出来，看滤波输出是不是比输入平滑了。

这个框架就够用了。当你把“滤波是否有效”这个核心假设验证完，后面要不要加AXI接口、要不要支持动态窗口长度，那是正式开发阶段的事。POC阶段你只需要回答一个“是或否”的问题，其他通通往后放。

2.2 可综合代码和仿真代码，心里要有数

写POC代码还有一个容易忽略的边界问题：哪些代码最终要上板子，哪些代码只活在仿真里，你得从一开始就分清楚。可综合部分包括DUT本身、时钟管理、复位逻辑；而激励生成、波形打印、数据导出这一类，属于典型的仿真专用代码，只会出现在testbench里。

这里有个具体建议：哪怕你只是写POC，也尽量在工程目录上把rtl和tb分开。我不止一次见过有人把激励代码和RTL代码混在同一个文件夹里，结果到了综合阶段，工具把testbench里那些不可综合的initial语句、delay语句全报错，还得一个个挑出来删，纯属浪费时间。花三十秒建两个文件夹，后面能省半天。

另外还有个小习惯值得养成：POC代码里尽量少用always @(*)这种组合逻辑写法，尤其是涉及多个条件分支时，容易因为写漏else而意外产生latch。我一直跟身边的人讲，POC代码虽然不用讲究到什么程度，但基本的代码规范还是要守住——因为你验证完逻辑之后，很可能会直接把这份代码作为正式模块的初稿拿去改。如果POC阶段的代码写得处处是雷，那等于把麻烦留给了未来的自己。

3. 手把手拆两个经典POC模块：按键消抖和SPI从机

光讲思路不给代码，等于纸上谈兵。这一节我挑两个经典到不能再经典的模块来讲——按键消抖和SPI从机。为什么挑这两个？因为它们几乎覆盖了POC阶段能遇到的所有典型问题：时序上有时钟分频和边沿检测，状态机上有状态跳转和输出控制，接口上有跨时钟域的握手逻辑。把这两个模块吃透，你写大多数POC工程都不会发怵。

3.1 按键消抖：如何用一个计数器解决抖动问题

按键消抖的原理大家都懂：机械按键在按下和松开的瞬间，会有一段大约5到20毫秒的抖动期，电平不稳定。如果不做处理，你按一次键，硬件上可能检测出好几次跳变。传统的消抖方案是在硬件上加RC滤波电路，但FPGA里更喜欢用逻辑来消抖——统计按键电平的稳定持续时间，只有当它持续稳定超过一定阈值，才认为按键真的被按下。

下面是我惯用的一段POC级消抖代码，采用计数器累计的方式：

module key_debounce #( parameter IDLE_CNT_MAX = 100_000 // 假设50MHz时钟，约2ms )( input wire clk, input wire rst_n, input wire key_in, output reg key_out ); reg [16:0] cnt; reg key_sync; // 同步打两拍，消除亚稳态 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin key_sync <= 1'b1; cnt <= 17'd0; key_out <= 1'b1; end else begin // 简单状态：输入为低（按键按下为低有效）时开始计数 if (key_sync == 1'b0) begin if (cnt < IDLE_CNT_MAX) cnt <= cnt + 1'b1; else key_out <= 1'b0; // 保持低电平，消抖完成 end else begin cnt <= 17'd0; key_out <= 1'b1; end end end endmodule

注意代码里我提前做了一次寄存器同步key_sync，这在按键这种异步信号进来时是必须的——不处理亚稳态，板上实际跑起来就会偶发出现按键“失灵”或者一次按下触发两次的情况。你可以在POC阶段偷懒，但这个不能偷懒。

3.2 SPI从机：用状态机把协议拆成三步

SPI协议有四种模式，核心差异在于时钟极性和相位。POC阶段我一般固定用模式0——CPOL=0，CPHA=0，即空闲态时钟为低、数据在上升沿采样。这样能省掉一大堆模式切换的逻辑，聚焦在SPI最本质的数据传输流程上：片选拉低、时钟边沿采样数据、8个bit拼成一个字节、片选拉高、传输结束。

下面是一个简化版SPI从机接收模块的状态机框架：

localparam IDLE = 2'd0; localparam TRANSFER = 2'd1; localparam DONE = 2'd2; reg [2:0] seq_cnt; // 已接收bit计数 reg [7:0] shift_reg; // 移位寄存器 reg [7:0] rx_data; wire data_valid; always @(posedge sclk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; seq_cnt <= 0; shift_reg <= 8'd0; end else begin case (state) IDLE: begin if (cs_n == 1'b0) begin state <= TRANSFER; seq_cnt <= 0; end end TRANSFER: begin if (cs_n == 1'b1) begin state <= DONE; end else begin shift_reg <= {shift_reg[6:0], mosi}; seq_cnt <= seq_cnt + 1'b1; if (seq_cnt == 3'd7) rx_data <= {shift_reg[6:0], mosi}; end end DONE: begin // 产生valid脉冲，通知外部逻辑读取rx_data state <= IDLE; end endcase end end assign data_valid = (state == DONE);

这里有个值得注意的细节：我把状态机写成了在posedge sclk下采样，如果你要支持CPOL=1或CPHA=1，就得改成在负沿或者其他边沿采样。POC阶段如果和MCU联调时发现数据全是乱的，优先检查两边的模式配置对不对，别急着怀疑逻辑有bug——这种“实现没错、配置不一致”的问题，我在现场调试里碰到太多次了。

3.3 顶层测试文件怎么写才能自证清白

有了DUT之后，testbench就是你的“自证清白”工具。写testbench最核心的目标是：让仿真结果能自动判断对错，而不是靠肉眼一个个去瞪波形。哪怕是POC，我也强烈建议在testbench里加上自动比对逻辑，这样改动代码后重新跑仿真，一眼就能看出有没有回归问题。

SPI从机POC的testbench核心流程如下：先在testbench里初始化cs_n=1、sclk=0，拉低cs_n后，按照SPI模式0的时序，循环8次“拉高sclk->灌入一位数据->拉低sclk”，把8位数据通过mosi发给DUT。然后在DUT输出的data_valid拉高时，用系统函数检查rx_data是否等于你发送的字节。如果相等，打印一条“PASS”，不相等就打印“FAIL”和具体数值。

有时候还能用上$value$plusargs或者$fopen/$fwrite把仿真里的数据导出成文件，再喂给Python MATLAB做进一步分析。比如我写滤波POC的时候，就是把滤波前后的数据都写进文本文件，然后拿Python画一条曲线出来，一眼就能看出滤波效果。这一步在纯Verilog仿真里体会不到，但放到真实项目里，简直是大杀器。

4. 仿真与调试阶段最容易踩的坑

如果你已经照着上面把POC模块和testbench写出来了，恭喜你，已经完成了一半。但真正烧时间的往往是仿真和调试阶段。我在仿真调试里踩过的坑，比写代码踩过的坑多了三倍不止。随便挑几个典型的说说，都是血泪教训。

4.1 时钟和复位：仿真的地基不能歪

仿真出问题，一半以上源自时钟或复位，这话一点也不夸张。POC工程里最常见的问题有三个：一是testbench里用#10这种延时语句直接驱动时钟，但忘了给复位一个稳定的初始状态，导致前几个始终周期里信号全是X态；二是时钟没有经过寄存器同步就直接用了异步时钟，仿着仿着就出现毛刺；三是组合逻辑里大量使用阻塞赋值，结果仿真波形里出现诡异的“零延迟多跳变”。

时钟生成建议直接用这个模板：

initial clk = 0; always #10 clk = ~clk; // 20ns周期，50MHz

复位信号生成则要确保仿真开始后先拉低一段足够长的时间，再拉高释放，否则可能会出现信号尚未初始化就进入工作状态。另外还要注意initial块在综合时不可综合，只能放在testbench里，别加到RTL里去了。

4.2 仿真数据全是X态？先查这两处

仿着仿着发现波形里一片红色，第一次遇到的人肯定会懵。其实X态出现的原因就那几个：寄存器没有复位、FIFO读写越界、多驱动源冲突，最最常见的就第一个。POC代码里我强烈建议对所有寄存器都要在复位时赋初值，别依赖 “上电自然为0” 这种想法。仿真工具默认所有reg上电就是X态，不赋初值你连算都算不对。

还有一个经常被忽略的是多驱动源问题。我见过有人把同一个信号既在顶层用assign连续赋值，又在底层always里驱动，仿真器会毫不犹豫地报Multi-Driver警告。这个问题的本质还是代码结构不清晰，所以哪怕是在做POC，也尽量做到 “一个信号只有一个驱动源”，这个原则能帮你省掉无数排查时间。

4.3 仿真波形看了半天，怎么快速定位问题

仿真跑起来了，结果不对，怎么定位？我的经验是“从内到外分级查”。第一步先查时钟复位，确认基础环境正常；第二步查DUT内部的使能信号、握手信号、状态机状态，看它们有没有按照预期跳转；第三步再查数据路径，看具体数据在哪一级发生了变化或者被截断。

如果信号太多看得眼花，就在testbench里用$display打印关键信号的状态变化。说句实话，很多人不喜欢用$display，觉得打印出来没有波形直观，但实际调试带复杂循环逻辑的模块时，打印反而是最直接的定位手段。我自己的习惯是：POC阶段以波形为主，遇到难以理解的bug时马上补打$display，双管齐下，比死磕任何一种方式都快。

5. 工具链选型：VSCode写Verilog，Modelsim跑仿真，效率翻倍

代码写得再好，工具跟不上也白搭。关于Verilog的IDE，我一直是VSCode的重度用户——插件生态成熟，打开快，远程开发也方便。写POC阶段我常用的组合是：VSCode + Claude Code（AI辅助生成代码）+ ModelSim（仿真跑波形）+ TerosHDL（代码格式化）。这套组合对个人开发者或者小团队来说，已经非常能打了。

5.1 仿真脚本：一键跑通，不留玄学

ModelSim或者Vivado里的XSim，其实都是可以脚本化运行的。盲目地在GUI里点点点很容易出错，而且复现性差——同事拿到你的工程，不知道点哪里。所以我从第一份POC开始，就把仿真命令整理成脚本，放在工程根目录下。以ModelSim为例，大致的流程是：

vlib work vlog ./rtl/*.v ./tb/*.v vsim -c work.testbench -do "run -all; quit"

把这三行存成sim.sh，每次改完代码，直接跑这个脚本就能完成全流程仿真。如果想把关键信号导出到波形文件，再在vsim命令后追加-wlf result.wlf，之后用ModelSim GUI打开即可。这样做的好处是，仿真过程完全可重复，也不会因为手滑漏点某个设置。

5.2 POC代码自检清单，收工前过一遍

每次POC快收尾的时候，我都会对着几份检查清单过一遍，防止一些低级问题漏出去。第一，检查复位信号是否覆盖所有状态；第二，检查有没有值全比较、移位运算时位宽不匹配的隐患；第三，检查是否有信号只被赋值从未被读取，或者反过来只被读取从未被赋值——这类冗余信号虽然不是致命错误，但在POC代码上留着只会增加后续阅读负担；第四，检查仿真是否把所有关键场景都覆盖到了，比如输入乱序、FIFO满、总线冲突等异常情况。

还有一份综合层面的检查：如果你准备把POC代码拿到FPGA板上去跑，那最好在写下板之前跑一次综合，看看LUT、FF、BRAM的占用。POC阶段不太要求优化面积，但至少要保证资源占用是合理的——如果一个5阶滑动窗口滤波就吃掉了一万多LUT，那你得想想是不是代码哪里出了问题，比如把乘法器展开成了巨型查找表。

6. 常见问题速查：仿真正常但板级跑飞的排查方向

POC阶段有一个现象非常折磨人：仿真波形全对，寄存器值一切正常，结果烧到板子上就是跑不出期望效果。如果你也遇到这种问题，先别急着怀疑代码功能逻辑，按下面的顺序排查基本都是合理的。

第一优先查复位信号和时钟信号的实际电平。用示波器或者逻辑分析仪抓一下FPGA输入引脚，确认复位是否稳定拉高、时钟频率是否准确。很多新手拿到开发板，以为板上J9跳线默认就是算好的时钟信号，结果发现引脚没接对，代码再好也白搭。第二优先查引脚约束文件（XDC/QSF/ucf），检查IO电平标准是否配置正确，有没有把key_in分配到了一个上拉默认高电平的引脚。第三优先查跨时钟域信号有没有做同步处理，尤其是和MCU、ADC芯片通信的接口信号，异步信号不做两级同步，板上出现随机错误太正常了。

下面用一张表总结POC阶段最常见的熊问题，和对应的排查方向：

排查完这几项，至少能解决九成以上的“仿真对、板上挂”问题。剩下的，大概率就是时序约束不够严密或者硬件本身的问题，那已经不是POC阶段该纠结的了——你要做的，是把问题记录下来，转入正式开发阶段再说。

7. 我对POC代码的看法

关于Verilog POC代码，如果只让我讲一句心得，那就是：POC阶段的核心是验证假设，不是证明你会写代码。那份代码可能不会被人review，不会进入线上工程，但它帮你在几小时或者几天内搞清楚了一个关键问题，比如SPI从机时序对不对、滤波算法在FPGA上的资源占用是否可接受。这种“快速验证、快速决策”的能力，恰恰是工程师最值钱的能力之一。写多了之后你会发现，POC代码不仅是验证工具，更是你积累IP库、复用模块的起点——我后来很多正式模块，都是从一个又一个POC代码里提炼并演化出来的。

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