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RISC-V的AI芯片这条路，我盯着很久了。从早期只有学术界玩，到现在开源指令集架构（ISA）开始出现在各种边缘AI推理芯片和SoC中，变化确实快。很多人问我，RISC-V到底怎么切进AI芯片市场的？毕竟英伟达的CUDA生态、ARM的成熟IP摆在那里，一个“年轻”的开源指令集凭什么挤进来？

先说一个结论：RISC-V切入AI芯片，绝对不是用一套固定的“标准答案”去硬碰硬，而是靠“指令集可扩展”这个根子上的灵活性，用三种完全不同的“姿势”去贴合不同的AI计算场景。这篇文章我会把这三种姿势——从扩展向量计算、到自定义AI指令、再到整合AI加速器——一次性讲透，包括背后的设计逻辑、实操中会踩的坑，以及我们自己在项目里的一些体会。

如果你正在做AI芯片的架构选型，或者是在评估RISC-V在AI赛道上的机会，这篇文章可以从“怎么想”和“怎么做”两个层面给你一个比较完整的参考。

1. 内容整体设计与思路拆解：为什么非要从指令集下手？

要理解RISC-V怎么切AI芯片，得先搞清楚一个最基本的问题：AI计算的特点到底是什么？以及为什么传统CPU的指令集搞不定AI，或者说，搞起来很别扭。

1.1 AI计算的本质：不是“控制”而是“搬运”和“重复”

我们日常用CPU跑程序，逻辑是高度分支化的：如果这个条件成立，我就走这边，否则就走那边。这种计算叫“控制密集型”。但AI计算，尤其是深度学习的推理和训练，完全是另一回事。以一个典型的卷积神经网络（CNN）层为例，它要做的事情就是把一个输入特征图，用一个固定大小的卷积核，滑窗式地扫过去，做乘加运算。这个计算的特点是：

• 极度规律：计算模式是固定重复的，没有那么多“if else”分支。
• 数据吞吐量大：模型参数（权重）和中间结果（特征图）动辄几十MB到几百MB，计算单元需要不停地搬运数据。
• 单次计算简单：核心运算就是乘加（MAC），大量地做乘加，然后在激活函数上做点非线性变换。

这种模式下，CPU那种“什么都能干”的通用指令集就暴露问题了——它的控制器、寄存器和缓存设计都是为了应对复杂分支的，当它面对成千上万个需要统一计算的数据时，指令取指（Instruction Fetch）和解码（Decode）的开销反而成了瓶颈。你可以把通用CPU想象成一个博学的学者，让他做高数题他擅长，但让他把一万道十以内的加减法题快速算出结果，他反而可能不如一个算盘打得飞快的小学生。AI芯片需要的，正是这个“算盘飞快的小学生”——也就是一个能高效处理海量规则化乘加运算的引擎。

1.2 指令集的“话语权”之争：AI芯片可扩展性的关键战场

既然通用CPU指令集不高效，那么业界怎么解决？答案就是引入专用的计算单元。但是，怎么让程序“指挥”这个专用单元？这就回到了“指令集”的问题上。

• 英伟达的做法是：发明全新的指令集（如PTX），配合自己的GPU硬件，形成一个完全封闭的生态。
• ARM的做法是：在其v8/v9架构上增加可选扩展，比如SVE（可伸缩向量扩展），以及通过SoC总线去外挂自己的或第三方的NPU（神经网络处理器）。生态是半开半合的。
• RISC-V的做法则是：把“指令集”这个门槛直接降到最低，允许你基于一套极简的基础指令集（RV32I/RV64I），完全自由地扩展属于你自己的AI指令。这就是“开源指令集”和“封闭/授权指令集”的本质差别。

所以，RISC-V切AI芯片的第一性原理，就在于它把指令集的定义权交还给了芯片设计者。我们不是在“用”一个指令集，而是在“定义”一个指令集。这种“定义权”在AI芯片领域尤其值钱——因为AI的计算范式还在快速演进，Transformer火了，注意力机制有各种变体，如果你没有一个可以快速修改的指令集，就只能跟着别人的节奏走。

1.3 三种“姿势”的统一与差异化

基于以上分析，我们基本可以把RISC-V目前的AI实践归为三大流派。它们不是互相替代的关系，而是面对不同量级、不同实时性要求、不同功耗预算的AI任务时的不同解法。

• 姿势一：向量扩展流（V扩展，以软为主）。用标准化的向量指令去覆盖一部分AI计算，属于“软件定义加速”。
• 姿势二：自定义指令流（以硬为主）。直接在CPU核内部，为特定AI算子烧制专用的指令，属于“硬件专用加速”。
• 姿势三：异构SoC整合流（软硬结合）。让RISC-V核做控制，同时把业界最强的AI引擎（可能是一个大算力的NPU或GPU）打包在一起，强调系统级的融合。

下面我们一个一个拆解，结合我在实际项目里的思考，聊聊每一种到底怎么玩，有什么甜头，又有什么坑。

2. 第一种姿势：向量扩展，让CPU本身就会算AI

这种方法从RISC-V“V扩展”（Vector Extension，即“RISC-V向量扩展指令集”）说起，很多入局者最开始试水的方向都是这个。

2.1 为什么是向量扩展：从标量到向量的算力跃迁

我们先复习一个概念。普通的CPU指令，比如ADD R1, R2, R3，一次只能把R2和R3两个寄存器里的数相加，结果放到R1。这叫“标量”（Scalar）操作。如果我要做一百个数相加，CPU就得执行一百次ADD指令。

而向量计算（Vector）的意思是，一次指令，操作的是一个“向量”，也就是一组有序的数据。VADD V1, V2, V3这条指令，如果向量寄存器的长度是128位（能装下4个32位浮点数），那它一次就能算4个数相加。RISC-V的V扩展做得更彻底，它参考了ARM的SVE（可伸缩向量扩展）思路，向量的长度不是由指令集硬件写死的，而是由实现决定——可以是128位，也可以是256位、512位，甚至更宽。

这意味着什么？意味着AI中最常见的矩阵乘法、卷积，本质上就是对大量数据做乘加运算。如果把矩阵的一行或者一块数据塞进向量寄存器，用一条向量乘加指令来处理，那计算效率相比标量CPU可以说是质的飞跃。很多做边缘AI的轻量级神经网络（比如MobileNet、TinyML模型），其核心算子就可以用V扩展指令高效映射。这是一种比较“温和”的AI加速方式——不需要动CPU的架构，只是把计算能力“向量化”了。

2.2 实操细节：V扩展里的关键寄存器与指令示例

在RISC-V的V扩展中，有几个核心概念你绕不开。如果只做什么嵌入式开发，你可能用不到，但做AI计算，这些是基本功：

1. 向量寄存器（Vector Registers）：RISC-V V扩展定义了32个向量寄存器，命名为v0到v31。这些寄存器可以存放不同长度的数据。
2. 向量长度寄存器vl（Vector Length）：这个寄存器很关键。它决定了当前指令要处理多少个元素。比如我的向量寄存器硬件上有256位，但我这次只需要算4个32位浮点数，那我就可以设置vl=4。这给了软件很大的灵活性，尤其是处理那些“数据大小不整齐”的AI算法时。
3. 向量起始寄存器vstart：用于记录向量指令执行到一半被中断后，下一次该从哪里恢复执行。这在做长向量运算需要响应外部中断时非常重要，是保持实时性的关键设计。

我们看一段伪代码，感受一下AI计算的“降维打击”：

# 假设我们要计算两个长度为 n 的数组 a[i] 和 b[i] 的点积（乘加） # 伪代码，展示简化逻辑 # r1 = 数组 a 的地址 # r2 = 数组 b 的地址 # r3 = n (数据元素个数) # vd = 累加向量寄存器 loop: vsetvli t0, r3, e32, m1 # 设置 vl = min(r3, 最大可处理数)，向量类型为 32位单精度浮点 (e32)，寄存器组 m1 vle32.v v1, (r1) # 从地址 r1 加载 n=vl 个 32 位浮点数到向量寄存器 v1 vle32.v v2, (r2) # 从地址 r2 加载 vl 个 32 位浮点数到向量寄存器 v2 vfmacc.vv vd, v1, v2 # 执行向量乘累加： vd[i] += v1[i] * v2[i] add r1, r1, t0 # 更新地址，跳过已处理的数据 add r2, r2, t0 sub r3, r3, t0 # 更新未处理的数据个数 bnez r3, loop # 如果还有剩余数据，跳回继续 # 循环结束后，将 vd 中的部分和归约（reduce）到标量寄存器中得到最终结果

在这段程序里，vsetvli和vfmacc.vv是关键。vfmacc.vv一条指令，就完成了对一个向量块的乘法和加法。通过循环，CPU可以流水线式地高效处理大批量数据。在硬件实现上，RISC-V核内部面对这种大量重复的乘加操作，可以把功耗和面积集中在数据通路上。

2.3 避坑指南：V扩展的“伪加速”陷阱

V扩展虽好，但实战中一定要注意，它也有“伪加速”的时候。

• 带宽瓶颈：V扩展只是让计算单元“变宽”了，但是如果数据从内存喂进来的速度跟不上，向量单元就会空转。曾有调研显示，在某些缺乏足够DMA（直接内存访问）设计或低带宽缓存的边缘芯片上，V扩展的实际吞吐量只能达到理论峰值的20%-30%。所以，用V扩展做AI加速，除了关注计算指令，更得关注内存子系统。
• 软件优化难：编译器对于V扩展的自动向量化支持，目前虽然比前几年好，但遇到复杂的数据布局（比如非对齐、stride循环）时，生成的汇编代码依然不够理想。很多时候你还是得手动写汇编，或者用内联intrinsic函数，对工程师的底层功底要求比较高。
• 适用场景窄：V扩展适合计算规律、访存模式简单的算子，比如矩阵乘法、逐元素操作。但遇到复杂的激活函数（比如复杂的指数运算，或者在归一化层里的归约运算），虽然也能做，但效率会打折扣，必须搭配软件函数库来优化。

所以，姿势一更多的是一种“千行级”的轻型AI加速方案，解决的是“CPU能不能干AI”的问题。

3. 第二种姿势：自定义扩展指令，为AI算子“量身定制”

如果说V扩展比较“通用”，那第二种姿势就完全是“私人定制”了。这也是RISC-V ISA可扩展性最极致、也是我最喜欢的一种玩法。

3.1 核心逻辑：定义一条指令，取代一段循环

传统CPU想加速AI，你是没法改指令集的，比如在ARM Cortex-A系列里，你没法加一条自定义的“卷积指令”。但在RISC-V里，基础指令集（RV32I/RV64I）之外专门留了自定义指令空间（CUSTOM-0和CUSTOM-1，各自有大量编码空位）。芯片设计者可以完全自由地定义自己的指令，比如自定义一条AI_CONV指令，这条指令的硬件实现，可以直接是一小块专用的计算电路（一个脉动阵列，或者一个矩阵乘法单元）。

假设我们的硬件里有一个4x4的脉动阵列，专门做矩阵乘累加。那么自定义指令可以这样设计：

# 自定义指令：AI_CONV # 功能：执行一个 3x3 的卷积操作 # 输入寄存器：x1 = 输入特征图基地址, x2 = 权重基地址, x3 = 输出特征图基地址 # 状态寄存器：csr_ai_config 配置输入输出尺寸 .custom_conv x1, x2, x3, csr_ai_config

这条指令被CPU译码后，不会走标准的ALU（算术逻辑单元），而是被送入一个专门的控制模块，这个模块会产生一系列控制信号，去驱动那个4x4的脉动阵列，完成一次高效的卷积计算，然后把结果写回内存。

这种做法带来的性能提升是惊人的。因为它是真正的“硬件加速”，把通用计算中数百条指令的工作量，浓缩成了一条指令。指令取指、译码、分支预测的开销在这个专用电路里几乎为零。

3.2 实操心得：从算子分析到硬件生成的关键步骤

如果要在自己项目里落地这种方式，大致分这么几步：

1. AI模型算子分析：先跑个脚本，看看你的目标网络模型（比如一个目标检测网络）中，哪些算子占了最多的计算时间。通常结果会是卷积（CONV）、矩阵乘（GEMM）、池化（Pooling）等。把你模型里受时间开销影响的Top5算子拎出来。
2. 硬件加速单元设计：针对最核心的算子（通常是卷积）设计一个专用的硬件模块。大部分情况下，这是一个基于MAC（乘法累加）阵列的CNN加速器。你可以用SystemVerilog或Chisel/SpinalHDL这种硬件构建语言去实现它。
3. 指令定义与解码扩展：给这个硬件模块“接”上指令。可以定义一条类似CUSTOM_CONV的指令。修改处理器核内部的译码逻辑，让这条指令的译码结果去触发加速器控制器的状态机。
4. 软件工具链与运行时支持：这一步最容易被忽视。光有硬件指令还不够，你还需要编译器（如GCC对RISC-V的Porting）支持这条自定义指令，或者，你至少需要一个内联汇编的接口，以及一个底层驱动库，能让上层的AI框架（如TensorFlow Lite Micro或自定义的C++推理库）调用它。

3.3 避坑指南：自定义指令的“甜蜜的负担”

很多团队一听到“可以自定义指令”就兴奋，但我要泼盆冷水，这个“自由”是有代价的。

• 工具链割裂：你定义的每一条自定义指令，都意味着编译器（GCC/LLVM）的修改，调试器（GDB）的修改，以及反汇编器的修改。如果你的研发节奏慢，这套工具链的同步维护成本甚至可能超过硬件开发本身。现实中的团队，很多是硬件等软件，然后软件水平跟不上，导致加速单元“裸奔”。
• 生态封闭：自定义指令永远面临“不成生态”的问题。别人的库（比如OpenCV，或者一个神经网络推理框架）没法直接用你的自定义指令。使用自定义指令的软件，必须要围绕你自家的SDK来构建，这等于抛弃了一部分开源社区积累的优势。
• 验证复杂度陡增：CPU核的验证本来就是老大难，一旦你加入自定义指令，验证矩阵将呈指数级扩大。你不仅要验证这条指令是“对的”，还要考虑它对流水线、对中断、对缓存一致性的影响。

所以，姿势二适合那些有明确目标算法、算力需求极其严苛（比如要求极低功耗+高能效比）、并且有足够强的软硬件协同设计能力的团队。比如一些做物联网终端AI推理芯片的厂商，针对特定的人脸识别、语音唤醒算法做这种指令定制，效果完全不输给NPU。

4. 第三种姿势：异构SoC整合，做AI芯片的“指挥官”

接下来聊的是目前商业化最成功、也最主流的玩法——自己不去死磕AI计算单元，而是把RISC-V核作为通用的“调度中心”，指挥旁边的加速器干活。TensorFlow的TinyML生态系统在这条路上走得比较远。

4.1 架构形态：RISC-V主控 + AI协处理器（NPU/GPU/DSP）

这种模式下的RISC-V芯片，从系统架构图看，和传统的带有“CPU+NPU”的智能设备SoC很像。区别在于，这里的CPU不是ARM核，而是RISC-V核。整个SoC内部，通过总线（比如TileLink或AXI）连接着：

• RISC-V应用处理器（主控）：负责运行操作系统（如RTOS、Linux），调度AI任务，解析神经网络模型。
• AI协处理器（硬件加速器）：一个独立的NPU核心或DSP，里面有自己的一套微码（Microcode）或者指令集，专门负责跑卷积、矩阵乘法、激活函数这些重计算任务。
• 共享内存/缓存系统：为了减少数据搬运，NPU和CPU之间往往通过一级低延迟互联总线相连，甚至有研究在做基于缓存一致性的加速器接口（如RISC-V已提出的加速器一致性接口规范）。

这种架构的本质是把“算”和“管”分开。CPU不再亲自去算卷积，它只负责“下命令”。比如，CPU把一段准备好的“任务描述符”（里面包含了特征图的地址、卷积核的尺寸、输出大小）通过内存映射（MMIO）的方式，写入到NPU的控制寄存器里，然后给NPU发个“开始”的信号。NPU就自己去内存里取数、计算、写回，计算完成后，通过中断通知CPU“任务完成”。

4.2 关键实现细节：“任务下发”和“数据搬运”的流水线设计

这套系统要做好，重点和难点在于“任务下发”和“数据搬运”的流水线设计上。

• 任务下发（Task Decomposition）：一个复杂的AI模型，光卷积层就有几十个。CPU要把这个模型拆分为一个个可执行的子任务，并生成任务描述符。这里面有一个小技巧是任务级流水线：NPU在第N层计算的时候，CPU已经可以准备第N+1层的描述符了。这样做的好处是，让NPU的计算引擎尽量不停歇，实现高吞吐。
• 数据搬运（Data Movement）：这是最大的坑之一。我见过不少设计，NPU的计算能力很高，但由于数据是靠CPU“搬”的（CPU执行load/store指令，把数据从DDR搬到NPU的SRAM里），导致整体性能极低。成熟的方案是采用DMA（直接内存访问）引擎。DMA可以在没有CPU干预的情况下，自动完成数据在内存和外设之间的拷贝。比如，NPU计算完第1层后，DMA就开始把第2层的权重从DDR搬到片上SRAM，NPU的运算单元直接从SRAM里取数。
• 软硬件协同设计：在设计指令集时，就要考虑到“异构”调度。比如，RISC-V核需要支持fence指令来保证数据一致性。在NPU侧，需要提供一个状态寄存器，让CPU可以轮询或等待中断，以此获得任务完成的通知。这块的软件栈通常是：AI框架（如PyTorch/TFLite） → 推理引擎（如ONNX Runtime / TFLite Micro） → 堆栈驱动（如VX库/自定义驱动） → 底层硬件。

4.3 避坑指南：别让CPU成为“假老板”

使用“RISC-V主控+NPU”架构，经常被低估的问题是：CPU可能成为整个系统的性能短板。因为AI推理不只有计算，还有大量的预处理和后处理。比如图像缩放（Resize）、色彩空间转换（RGB到BGR）、非极大值抑制（NMS）等，这些逻辑复杂但多与内存访问相关，如果把简单的预处理也交给NPU，效率也不高。这种架构下，RISC-V核必须足够强，得能处理好多进程、中断以及这些杂务。

此外，功耗的分配也很关键。很多边缘AI芯片为了低功耗，主控核的CPU频率一般控制在几百MHz，而NPU的频率能到1GHz。当AI任务启动时，NPU瞬间拉高了芯片功耗。如果芯片的电源管理设计不够好，导致电压下降，那CPU和NPU都有可能会跑飞。这块在做实际项目时，必须在虚拟机或FPGA原型验证平台上做充分的低功耗场景测试。

5. 三种姿势的对比分析与选型建议

这三种方法看起来路线很不同，但在实际项目中，它们经常会以互相交织的形式出现。比如一个高性能AI芯片，可能内部是一个RISC-V主控（姿势三的指挥官），自己做了几个V扩展去跑一些轻量级算子（姿势一），同时还为某些特定算子烧了一条自定义指令（姿势二）。

为了让你更清晰地把握它们各自的特质，我整理了一个对比表：

基于这些对比，我给几个选型参考：

• 你的目标芯片定位是低成本、可跑得动TinyML模型，团队软件实力一般。那我建议你选姿势一，多花点时间研究V扩展的优化和运行时库。
• 如果你的产品明确就是针对某一个AI算法（比如固定的语音识别人脸识别），想用最低功耗做到极致表现，而且不怕投入人力去维护一套定制工具链，可以考虑姿势二。
• 如果你要做的是一个通用AI处理器，要接各种模型、各种客户，包括Linus在内的大生态，那我建议你重点投入姿势三，考虑怎么通过DMA把NPU的算力发挥到极致，把RISC-V核的调度能力做扎实。

6. 从FPU到整个AI工具链：不可忽视的软件基础

谈完了“姿势”，最后再从热词里提到的“risc-v fpu”说两句。很多做AI芯片的人，会把注意力全放在那些宏大的架构概念上，反而忽略了最基础的浮点单元（FPU）。实际上，AI计算中除了矩阵乘法，还有大量的标量浮点运算，比如归一化、激活函数的前几步计算。一个设计不良的FPU，或者一个不支持硬件浮点的RISC-V核，在跑AI推理时会在这些“边角料”算子上面浪费大量时间，俗称“拖后腿”。

更关键的是，这一切硬件设计，最终都要落到软件工具链上。整个AI工具链的成熟度，才是决定RISC-V能否在AI上全面铺开的最致命一环。我在实践中体会最深的三点是：

• GCC/LLVM的自动向量化能力：编译器能不能把你的C代码中的循环，自动变成高效的V扩展指令。这决定了大多数普通工程师能不能顺手来用V扩展。
• 推理框架的支持力度：TensorFlow Lite Micro、ONNX Runtime、OpenCV这些常用的库，是否已经适配好RISC-V后端？如果一个框架在RISC-V上能跑，但CPU优化层只是用标量指令实现，那基本没有实用价值。
• 调试和性能分析工具的成熟度：你是不是能轻易看到一条向量指令执行占了多少周期？自定义指令调度是否有可视化工具？这些平时似乎不显眼，真到了性能调优、定位bug时，缺一样都要命。

很多人觉得RISC-V的指令集开源了，就等于整个世界都是你的。其实不然，RISC-V给了你可以修改一切的接口，但软件生态是需要自己一步一步去烧热水的。在AI芯片的世界里，设计出一个能推理的芯片只是第一步，让软件栈跑得顺畅、稳定，才是真正决定胜负的地方。

最后再分享一个小技巧。如果你刚开始探索RISC-V AI芯片，不必一开始就投钱去做复杂的大型SoC（系统级芯片）。可以用现成的开源IP（比如Rocket Chip或CVA6核心）加上一个简单的向量处理单元，在FPGA（现场可编程门阵列）上先把“Systolic Array（脉动阵列）”和“Dataflow”这两个概念跑通，跑一个又一个真实的小模型，记录下访存带宽的计算量瓶颈数据。这个过程让我受益良多，它逼着你从系统架构而不是某个模块出发去思考AI芯片的设计，理解“算法提供需求，硬件提供资源，软件负责映射”这个铁三角关系。这条路远没有到终点，但每多实践一步，就离AI算力的自由更近一步。