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1. 先聊聊键合这件事为什么这么重要

做先进封装这些年，我最大的感受就是——封装这个行当，表面上看着是材料、设备、工艺的堆叠，往深了挖，本质上就是一件事：怎么把芯片和芯片、芯片和基板可靠地连起来。而这个“连起来”，在物理层面几乎都绕不开一个动作：键合。

键合（Bonding）说白了就是互连的物理实现手段。你可能听过很多高大上的名词：2.5D封装、3D封装、Chiplet、HBM、CoWoS……这些概念之所以能落地，底层都得靠键合技术把不同器件整合成一个能工作的系统。如果把先进封装比作盖房子，那键合就是钢筋和混凝土——结构再漂亮，连接不牢，一切白搭。

那“互连方式”到底分几类？业内粗略分，无外乎引线键合（Wire Bonding）、倒装芯片键合（Flip Chip Bonding）、混合键合（Hybrid Bonding）这几大类，另外还有硅通孔（TSV）、扇出型再布线层（RDL）等作为配套。这篇文章的重点放在“键合”上，我打算把它们掰开揉碎了讲清楚，尤其是每种方案背后的物理原理、工艺窗口、典型应用和坑在哪里。

先说清楚这篇文章适合谁看。如果你是刚入行做封装工艺的工程师、准备转做先进封装方向的学生，或者只是对Chiplet和HBM怎么造出来感兴趣的爱好者，这篇文章能帮你建立起一个相对完整的认知框架。里面有一些量产层面的经验和教训，属于平时不太容易查到的那些信息。

2. 三类主流键合技术逐项拆解

2.1 引线键合：最老但依旧能打的“缝纫机”

引线键合是半导体封装里资历最老的互连手段，从1960年代用到现在，生命力极其顽强。它的逻辑很简单：用一根细金属丝（金线、铜线、铝线都有用），把芯片上的Pad和基板或框架上的引脚一一连起来。打个生活化的比方，就是拿针线在两个布片之间缝了几百针。

引线键合的核心技术点在于三种能量形式的配合：超声能量、热能和压力。根据三者组合方式不同，分成热压键合（Thermocompression Bonding）、超声键合（Ultrasonic Bonding）、热超声键合（Thermosonic Bonding）三种。量产中用得最多的是热超声金线键合和超声铝线键合。

这里有个很多人容易忽略的点：键合过程中金属丝如何变形、如何与Pad表面形成可靠连接。原理说穿了两件事——超声震动让金属丝和Pad表面产生微米级的相对摩擦，磨掉表面的氧化层；同时热和压力让裸露出新鲜金属的表面发生原子间扩散和熔接。所以键合的质量好坏，本质上取决于这三者的窗口搭配。

实际量产时，我强烈建议关注三个参数：超声功率、键合压力和键合时间。这是老生常谈，但每家厂都得自己再摸一遍。以我调试过的某款32μm金线设备为例，初期用50mW超声功率、30g键合压力、15ms时间，成片的推拉力一直在临界值晃，后来把时间降到12ms、压力升到38g，推拉力一下子就稳了。原因很典型——压焊时间过长，超声能量在界面处累积过多，把底下的Low-k介质层振裂了；而提高压力反而增加了金属的塑性变形量，接触面积变大，结合力上去了。

引线键合有三点比较硬伤：一是引线间距（Pitch）做不小，现在量产极限大概在35~40μm，往密了做非常痛苦；二是有ESD（静电放电）风险，因为金线在放线过程中会高速摩擦产生静电；三是引线本身有寄生电阻和电感，频率一高就露馅，不适合高频信号。

但在一些没有极端I/O密度要求的场景，比如功率器件、LED封装、汽车电子、MEMS传感器，引线键合依旧是性价比之王，设备便宜、工艺成熟、良率轻松做到99.5%以上。所以别一听引线键合就觉得“落后”，选方案永远是需求导向。

2.2 倒装芯片键合：把芯片“翻个面”的意义

倒装芯片（Flip Chip）比引线键合晚出现几十年，但思路却是一次完全的颠覆——把芯片的有源面朝下，通过焊料凸点直接和基板对接。

为什么要把芯片翻过来？最直接的原因有两个：第一，引线键合是从芯片四周往外拉线，芯片中央区域没法利用，I/O数量受限于边缘周长；倒装后整个芯片面积都能排布凸点，I/O密度直接提升一个量级。第二，引线的路径长度少则几百微米，多则几毫米，信号延迟和寄生效应明显；倒装芯片的互连路径只有几十微米甚至更短，电气性能好太多。

倒装键合里最常用的工艺路线是：在芯片的Pad上先长出焊料凸点（常见的如高铅焊料或无铅SnAg焊球），然后通过回流焊或者热压焊把芯片对准放到基板上。回流焊的温度曲线，重点是要保证所有凸点同时熔融，但芯片和基板的热膨胀系数不一致又很容易造成错位，这就需要精妙的设计补偿。

我刚做倒装封装那会儿犯过一个特别典型的错误：为了赶项目周期，直接按参照设计选了回流焊方案，忽略了芯片和基板在260°C峰值温度下的热膨胀差异（CTE失配）。等片子冷却下来，边缘的凸点大量虚焊。后来老老实实改成热压键合+底部填充两步走，问题才彻底解决。这件事给我上了很深刻的一课——倒装芯片的工艺选择，首要考量永远不是“哪种快”，而是热失配怎么消化。

倒装芯片的量产难点集中在三个地方：

• 对准精度：传统倒装贴片机精度在±10μm左右就能满足大部分需求，但遇上高密度细间距凸点，精度要求一下拉到±3μm以内。
• 凸点制备的均匀性：凸点高度差超过允许范围，键合时就会出现部分凸点没接触到焊盘的问题，这在高密度场景尤其致命。
• 底部填充（Underfill）工艺：焊点连接完成后，需要把芯片和基板之间的空隙用树脂材料填充，把应力均匀分散。填充不饱满或者有气泡，热循环测试中很快就“爆米花”开裂。

2.3 热压键合：细间距时代的过渡方案

热压键合（Thermocompression Bonding，TCB）本质上是倒装键合的一个变种，但它专门解决普通回流焊解决不了的问题：凸点间距太细、助焊剂残留、以及芯片翘曲带来的对位困难。

普通回流焊是所有凸点同时加热、同时熔融，靠焊料表面张力自对准，但间距细到一定程度后，相邻凸点之间的桥连风险剧增。热压键合则是用键合头把芯片单独压到基板上，通过局部加热让凸点熔融，一来避免“邻居遭殃”，二来可以把加热范围限定在芯片局部，减小热失配。

我在做2.5D封装的FPGA项目时，用的就是TCB。当时基板上的焊盘间距已经压到了40μm，回流焊根本不敢试，贴片机说能做到，但实际跑出来的电测短路率惨不忍睹。TCB的开机调试我印象太深了，键合头温度曲线、键合力、对位精度，三个参数来回试了三个星期，才把良率从82%拉到了97%。

后来总结下来，TCB真正的经验值在于键合头（Bond Head）的设计和温度补偿。因为键合头要接触芯片背面对芯片加热，但热量的传导路径长、散热条件复杂，实际芯片表面的温度和键合头设定温度往往差上几十度。有经验的工艺工程师会在试产阶段用热电偶实测芯片表面真实温度，再反推键合头的设定值。这一步千万别省，省了后面良率一定会折磨你。

TCB也有自己的短板：它属于串行作业设备，一片片的处理，产能远不如回流焊的批量式作业，所以单位成本高。除非是细间距或者异质集成场景，一般不会主动上TCB。

3. 混合键合：先进封装互连的“终极答案”

3.1 从凸点键合到直接键合，一步跨了多少年

如果说引线键合和倒装键合解决的是“毫米-微米级”互连，那混合键合（Hybrid Bonding）解决的就是“亚微米级”互连问题。它抛弃了焊料凸点这个中间层，让芯片上的铜焊盘和基板上的铜焊盘直接接触，介质层（通常是SiO₂）对介质层，实现“面对面”或者“面对背”的键合。

我第一次在SEM下看到混合键合截面时，说实话被震撼到了：两个芯片之间的界面几乎是隐形的，铜和铜之间的边界不仔细看根本分不出来，哪里像传统焊点那样有明显的界面层和IMC（金属间化合物）。这种互连结构的电性能、热性能和可靠性，确实到了另一个维度。

混合键合的工艺过程，拆开来看大概分四步：

• 表面处理：键合面的关键就是“绝对平整+绝对干净”。芯片表面要经过CMP（化学机械抛光）处理，把铜焊盘和介质层磨到同一平面，粗糙度通常需要控制在0.5nm以下，这是一个极其苛刻的指标。
• 等离子活化：用等离子体处理SiO₂表面，让表面产生悬挂键和羟基集团，增强表面活性。这一步就像给两个表面涂了“化学双面胶”，为后续的室温预键合做准备。
• 对准与室温预键合：两片晶圆在键合机里对准，依靠介质层之间的范德华力和氢键作用，在室温下先实现“预键合”。此时的对准精度要求很高，量产级设备通常要做到±1μm以内，研发级甚至可以做到±200nm。
• 退火增强：预键合完成后，将键合件送入退火炉，在200°C~300°C（视工艺需求）下让铜原子互相扩散，形成真正的金属键；同时SiO₂之间的氢键逐步转化为牢固的共价键。

3.2 混合键合背后的“为什么”：为什么非得CMP

很多刚接触混合键合的人会困惑：为什么非得CMP？我直接说结论：混合键合能不能成，九成取决于键合界面的平整度。原理不复杂——键合时两个表面接触，如果某个区域有凸起，局部应力会集中在凸起处，导致周围区域接触不上；如果表面有明显凹陷，那个位置压根接触不到，形成空洞。空洞意味着那里既没有电连接，也没有机械连接，而且会成为应力集中点和腐蚀通道。

CMP的使命就是把铜焊盘和介质层磨到同一水平面上（业界叫dishing和erosion控制）。理论上铜和SiO₂的去除速率天然不同，如果CMP工艺调不好，铜区域会出现凹陷（dishing）或者介质层区域被过度侵蚀（erosion）。这两个缺陷是混合键合的“头号杀手”。

我印象特别深的一次是，某次键合后的良率骤降，排查了快一个礼拜，最后用原子力显微镜（AFM）去看键合前的表面，发现是因为CMP后清洗环节用了不合适的刷洗压力，铜表面被刷出了浅浅的划痕。那个划痕深度只有几纳米，但对于混合键合来说，几纳米的山峰足以造成大面积的未键合区域。从那以后，我对CMP后清洗有了敬畏心。

再讲一个很多资料里不会提的点：混合键合的退火气氛和时间非常讲究。退火温度过高或者时间过长，铜会向SiO₂中扩散，破坏介质层的绝缘性能；退火温度不够，铜-铜键合强度又不够。业界常用的窗口一般是250°C~350°C下退火30分钟到2小时。但这只是一个很粗的范围，具体工艺需要根据铜焊盘的尺寸、密度、薄膜应力等多因素去微调。

3.3 混合键合的应用版图：从CIS到HBM再到Chiplet

混合键合早期最大的量产应用是CMOS图像传感器（CIS）。因为CIS的像素阵列区域需要大的感光面积，传统Bonding工艺占用了太多外围区域，混合键合把逻辑芯片和像素芯片直接键合在一起，性能、尺寸都大幅优化。这块工艺相对成熟，良率也高。

现在行业里最热的是把混合键合用于HBM（高带宽内存）堆叠。HBM的本质是多个DRAM die垂直堆叠，然后用TSV穿过芯片实现垂直互连。传统的HBM用微凸点堆叠，每一层之间的连接需要焊接+底部填充，厚度大、互连密度受限。混合键合可以把层间的间距做到极薄，同时I/O密度提升十倍不止，带宽自然水涨船高。

再往后就是Chiplet异构集成。把不同制程、不同功能的芯片（逻辑、存储、模拟、I/O）用混合键合集成到一个封装内，让它们之间的通信带宽接近片上互连的水平。这是AMD 3D V-Cache的技术底座，也是Intel Foveros直连方案的核心。说“混合键合是后摩尔时代的救星之一”，一点都不夸张。

当然，混合键合的门槛也是真高。设备投入大（高精度对准键合机一台都是千万级起步），工艺窗口窄，良率爬坡周期长，对Fab和封装厂的工艺整合能力要求极高。一些小厂不是不想做，是真的做不起、做不好。

4. 键合工艺核心参数与实操避坑指南

4.1 材料与表面状态是“地基”

无论是哪种键合方式，有几条底层规律是通用的。第一个就是表面状态决定一切。键合是界面过程，界面上残留任何污染物、氧化物、颗粒，都会直接影响键合质量和长期可靠性。

颗粒污染尤其凶险。一个直径0.5μm的颗粒落在键合面上，在键合压力作用下，周边可能产生直径几十微米的无连接区域。芯片级封装里，这种颗粒往往来自切割工序或者搬运过程中的摩擦碎屑。所以真正的键合环境，对洁净度等级要求极其苛刻，很多厂直接在Class 10以下的超净间里跑关键设备。

有机污染物也要特别提防。芯片在存储、搬运过程中，表面很容易吸附一层几纳米厚的有机物蒸汽（就是环境里的气态有机物冷凝下来）。带着这层“膜”去键合，界面结合力会大打折扣。业内常用的解决方案是等离子清洗，用Ar/O₂等离子体在键合前直接把表面“扫”一遍。

针对引线键合，还有一条额外要求：Pad表面最好有金层或铝层做保护，防止铜Pad在空气中氧化。铜一旦氧化，引线键合的可焊性会急剧下降，严重时键合拉丝根本拉不牢。

4.2 参数设置：一个“稳定窗口”的诞生过程

很多工艺工程师调试键合参数时容易陷入一个误区——单变量扫描调试，每次只改一个参数，效果不好就再改回来。这看起来科学，实际上效率很低，因为键合参数之间往往有交互作用，孤立地看单个参数没有意义。

我的建议是先做一个DOE（实验设计）矩阵，用小样本试验快速找到参数的相互作用范围，然后在这个基础上再细化。以热超声引线键合为例，超声功率和键合压力往往是强耦合的：功率偏大但压力不足，容易造成球颈部断裂；功率不足但压力过大，又会导致楔形焊点塌陷过度。DOE矩阵能把“功率-压力-时间”的三维窗口画出来，后续调机就有据可依。

另外一个实操上的心得是：一定要用推拉力测试去验证窗口，而不是只靠电测。电测只能说明“连通了”，但强度是否达标、界面是否有隐性裂纹，电测是看不出来的。量产阶段，推拉力测试是抽检必做项，而且是破坏性测试，所以在设计工艺流程时，要考虑每批产品的损耗成本。

4.3 热管理：键合工艺的隐形“主角”

键合过程里的热管理，是个经常被低估的变量。引线键合阶段，如果键合温度偏高（比如超过250°C），会导致芯片内部的金属层间介质层（ILD）热应力过大，甚至有开裂风险；温度偏低，键合能量不够，连接强度又不够。

倒装和热压键合里，热管理的问题更复杂。因为涉及芯片、焊料、基板、底部填充材料等多层结构，每一层都有不同的热膨胀系数，加热和冷却过程中必然出现翘曲变形。处理不好，轻则对位偏差，重则焊点开裂、芯片断裂。

针对翘曲问题，业界常用的几个办法包括：

• 选择与芯片CTE（热膨胀系数）匹配的基板材料，尽量减小热失配
• 键合时采用“下压+加热”同步控制，让芯片在压力作用下加热，冷却时保持压力直到焊料凝固
• 优化冷却速率，避免急冷造成热冲击
• 底部填充材料在STC（应力温度窗口）范围内使用，确保树脂固化状态与应力状态匹配

关于底部填充我还要多说一句：别为了赶时间跳过填充或者减少填充量。底部填充的作用不仅仅是为了机械强度，它还能把焊点区域的热应力重新分布，大幅度提升温度循环寿命。我见过很多“省了填充工艺”的样品，热冲击测试几百次就挂掉了，而正常填充的样品过了3000次循环还能跑。

5. 键合最常见故障与排查实录

5.1 典型失效模式速查表

这些年在键合上踩过的坑实在太多，我整理了一份速查表，基本覆盖了日常碰到的绝大多数问题：

5.2 一次真实的HBM混合键合良率爬坡经历

分享一个我经历过的真实案例。某HBM项目从微凸点切换到混合键合后，前两周良率一直是50%~60%徘徊，最离谱的是键合后电测会偶发开路，而且位置不固定。

当时团队第一反应是把锅甩给键合对准精度，反复调对准标记，结果毫无起色。后来我们做了分层拆解：先做拉曼光谱测应力，发现键合完成后的芯片应力分布极不均匀；再做C-SAM（超声扫描显微镜），发现键合界面上有大量微小空洞。

空洞的位置很值得琢磨：集中在晶圆边缘附近。边缘区域的CMP表现本来就比中心差一些，但测试数据并没有显示边缘平整度恶化到危险线。最后锁定的真凶是：晶圆背面在薄化过程中引入了应力损伤，键合退火时应力释放导致边缘区域的表面微变形，进而形成空洞。

解决办法分两步。一是优化薄化工艺，加了背面刻蚀工序，减少机械损伤层深度；二是调整退火曲线，让升温速率从5°C/min降到2°C/min，给应力释放更长的时间窗。调整后良率用了三周时间爬到95%以上。这个故事告诉我：键合问题往往先怀疑键合本身，但真正的元凶可能藏在前面好几道工序里。

6. 键合技术的边界在哪，未来怎么走

6.1 玻璃基板带来的新挑战

热搜词里提到的“玻璃基板”，确实在最近两年成了先进封装领域的热门话题。玻璃基板相比传统的有机基板和硅基板，优势在于翘曲小、介电性能优异、尺寸稳定性好，非常适合高密度布线和高频信号传输。

但玻璃基板对键合技术提出了几个棘手要求。一是玻璃的热导率低，键合热量的传递效率不好，搞定热预算很麻烦；二是玻璃的表面化学性质和SiO₂、Si差异很大，与铜、与介质层的粘附性都需要重新开发；三是玻璃的脆性大，在键合压力下容易碎裂。

目前业内的研究方向主要在玻璃表面处理工艺和低温键合技术上。低温这个趋势是共通的——不管是玻璃基板还是传统基板，更低的键合温度意味着更小的热预算、更大的工艺窗口和更好的可靠性。所以你可以看到，混合键合本身也在朝低温方向演进，250°C、200°C、150°C......温度一步步往下压。

6.2 光互连会不会取代电键合

“光互连”是另一个热词。原理上讲，光互连用光信号替代电信号在芯片间传输数据，带宽更高、延迟更低、功耗也低。但光互连不需要键合吗？也不是。光互连的物理实现（比如硅光芯片和电芯片的集成）依然需要通过某种键合方式把它们整合起来。

而且光电混合集成的键合要求比纯电互连更苛刻：光路的对准精度要求极高，稍有偏差，光耦合效率就会大幅下降。所以在我看来，光互连不会是键合的“终结者”，反而会让键合技术走向更高精度的方向。

6.3 量产成本：决定技术路线生死的关键

最后必须提一嘴成本。先进封装技术路线选择，从来不单单是技术的对错问题，而是性价比的综合博弈。混合键合性能优异，但一台高精度对准键合机动辄数千万，加上CMP、清洗、检测等周边投入，一条量产产线的前期投入按亿计。对于大多数应用来说，如果倒装键合能满足需求，没人愿意折腾混合键合。

反过来说，为什么头部厂商愿意在混合键合上砸钱？因为他们在做HBM、Chiplet这类高价值产品，互连密度和性能需求已经突破了倒装键合的物理极限，成本摊薄后依然划算。技术路线的选择，永远要回归到需求侧去算这笔账。

根据我个人的实战经验，给想入这个领域的朋友一个核心建议：先想清楚你的产品到底需要什么样的互连密度，再反推该用哪种键合方案。不要盲目追求“最先进”，也不要因为“老技术”就瞧不上。引线键合解决了很多芯片的量产问题，混合键合也不是万能药。键合这个领域最迷人的地方就在于，每一条技术路线都在自己的生态位上活得好好的。

最后再分享一个小技巧：做键合工艺调试时，建议养成拍照记录的习惯，把每一次失败的键合界面截面图存档归类。时间长了你会发现，很多新问题都是老问题的变体，翻一翻历史照片，排查效率能提升一大截。这比任何一篇论文都来得实在。