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从 DAC 到 GUI：一套开源相控阵雷达

【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR

AERIS-10（PLFM_RADAR）是一套完全开源的 10.5 GHz 相控阵雷达系统：原理图、PCB、FPGA、MCU 固件与 Python GUI 全部开放，让波束成形、脉冲压缩、多普勒处理这些过去只存在于商业产品里的雷达技术，可以被个人动手复现。

项目速写

AERIS-10 分两个版本：Nexus 版探测距离 3 公里，配 8×16 贴附（patch）天线阵；Extended 版把探测距离拉到 20 公里，换用 32×16 介质填充缝隙波导阵列，并外挂 16 块 10W GaN 功放板。两版共用 10.5 GHz 载频，支持 ±45° 电子波束扫描，外加步进电机驱动的 360° 机械旋转。技术栈横跨硬件与软件：KiCad 画原理图与版图，Verilog 写 FPGA 逻辑（Xilinx XC7A50T），C/C++ 写 MCU 固件（STM32F746），Python 写仪表盘（Tkinter/PyQt6）。授权上硬件与软件分开：硬件文件走 CERN-OHL-P，软件固件走 MIT，两者都允许修改与转售，只需保留原始版权声明并以相同许可证分发。


硬件线 & 软件线

硬件线分三层。天线：patch 阵列与缝隙波导阵列各有独立设计，原理图与版图放在 Antennas 子目录。射频链路：DAC 输出 PLFM 啁啾，LTC5552 混频器负责上变频与本地下变频，ADAR1000 移相器对 16 通道做波束控制，ADTR1107 前端芯片同时担任接收低噪放与发射功放。PCB 分层：电源板、频综板、主板分开设计，Extended 版再叠 16 块功放板，生产用的 Gerber 与 BOM 集中在生产文件目录。


软件线同样三层。MCU 固件：负责上电/下电时序、AD9523-1 时钟发生器与 ADF4382 频综配置、16 路功放漏极电流闭环校准，以及 GPS、IMU、气压计的对接。FPGA 逻辑：读 ADC 原始数据，完成 I/Q 下变频、CIC/FIR 抽取滤波、脉冲压缩、多普勒 FFT、MTI 与 CFAR 检测，再经 USB 输出。Python GUI：实时显示 64×32 距离-多普勒幅值热图、CFAR 目标叠层与距离瀑布，支持 HDF5 录制和数据回放，内置不依赖硬件的演示模式。

三条上手路线

嵌入式背景：先看9_Firmware/9_1_Microcontroller目录下的驱动与 main 源码，再进 tests 子目录用make构建主机侧单元测试——整套测试在 PC 上就能跑，不烧板子也能验证改动，配合STM32_ALGO.docx里的算法说明对照阅读。

FPGA 背景：把9_Firmware/9_2_FPGA目录中的radar_system_top.v当作事实来源，操作码取值、位宽、复位默认值都定义在这一个文件里；先在本地跑run_regression.sh（iverilog）看各测试台状态，再逐个读tb/下的用例。

纯 Python 背景：9_Firmware/9_3_GUI是最平缓的入口。直接运行GUI_V65_Tk.py默认就是 mock 模式，不接硬件也能看到完整的距离-多普勒图；加--demo参数会生成模拟运动目标。smoke_test.py也有无硬件模式，可以走一遍 FPGA 自检流程。

拿它做什么

关键参数与仿真

• 工作频率：10.5 GHz，PLFM 啁啾
• 阵列规模：8×16 patch（Nexus）/ 32×16 缝隙波导（Extended）
• 探测距离：3 km / 20 km
• 波束控制：±45° 电子扫描 + 360° 机械旋转
• 输出功率：约 1W×16（Nexus）/ 10W×16（Extended，GaN）
• 数据接口：FT2232H USB 2.0

目录地图

• 原理图与版图入口：4_6_Schematics
• Gerber / BOM 生产文件：4_7_Production Files
• MCU 固件与单元测试：9_1_Microcontroller
• FPGA RTL、约束与回归脚本：9_2_FPGA
• Python GUI 与协议层：9_3_GUI
• 射频与天线仿真脚本：5_Simulations
• 架构与上电调试文档：docs

答疑与避坑

Q：搭建一套要多少预算？A：主要开销在射频器件与 PCB 加工，整机大致在 500 到 1000 美元量级，具体以生产文件目录里的 BOM 为准。

Q：没有雷达经验能参与吗？A：可以。补文档、优化 GUI、整理测试数据都不要求射频背景；先从 GUI 演示模式和四套测试跑通开始，对项目整体先有体感。

Q：学习曲线陡不陡？A：仓库按层拆开，每层有独立入口——嵌入式从驱动单元测试入手，FPGA 从回归脚本入手，Python 从 mock GUI 入手，不必按顺序学完。

Q：硬件设计变更怎么处理？A：硬件走 CERN-OHL-P，提交 PR 时要附上仿真或测试数据说明变更理由；docs 里的 bring-up 记录留了不少实测，可对照着看前人踩过的状态。

一个常见坑：全系统时钟都由 AD9523-1 相位对齐地分发给频综、DAC、ADC 和 FPGA，任何一路参考没对齐，中频与时间基准就会漂移，距离门位置跟着乱。上电调试时先查时钟树，再怀疑后级。

参与贡献

贡献流程是：clone 仓库后从develop分支切主题分支（main只放发布版），推送前在本地跑齐四套 CI——Python lint 与单测、FPGA 回归、MCU 单测、跨层契约测试，全部通过才能合入。任务分两类：轻量级如补文档站、整理测试数据、调 GUI 交互；重量级如优化信号处理算法、给 FPGA 加新的处理 IP、做硬件改版。具体规范先读 CONTRIBUTING.md。

项目目前是 alpha 状态，部分功能仍在开发，但每一层链路都能独立验证。建议先跑通 GUI 的演示模式看一眼距离-多普勒图，再回头翻radar_system_top.v的源码。

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