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偏置产生电路，这个模块在模拟芯片设计里几乎无处不在，但很少有文章把它单独拎出来讲透。我刚入行那会儿，总觉得偏置不就是给运放个尾电流、给比较器个参考电压嘛，用个电阻从电源拉下来不就完事了？结果第一次在项目里接手一个低功耗ADC的偏置树，静态功耗超标、温漂跑飞、启动时死锁，各种问题轮番教育我。那之后我才意识到，偏置产生电路是整个模拟芯片的血管系统，它不稳，后面所有模块都跟着遭殃。

这篇文章我想从一个实际项目视角出发，把偏置产生电路的核心架构、设计思路、版图注意点以及调试现场容易踩的坑，系统性地过一遍。适合正在做模拟IC设计、或者刚接触Bandgap和电流镜设计的工程师参考，也适合想搞清楚“为什么偏置电路这么重要”的在校学生。

1. 偏置产生电路到底在解决什么问题

在聊电路之前，先搞清楚需求。偏置产生电路的核心任务，用一句大白话说就是：**给芯片内各模块提供一个不受电源电压、工艺角和温度变化影响的参考电压或参考电流。**听起来简单，但落到设计层面，你要面对的是几个非常硬核的矛盾。

1.1 三个“要同时满足”的核心指标

第一个指标是精度。这里的精度指的是偏置输出随工艺角变化的偏差，TT corner下的标称值和SS、FF corner下能偏移多少。比如我要给一个差分对提供200 µA尾电流，如果SS corner下它变成了140 µA，FF corner下变成了290 µA，那这个偏置基本是废的——增益、带宽、摆率全都跟设计仿真对不上。第二个指标是温漂。很多偏置是给传感器前端或者ADC/DAC用的，温度从-40℃到125℃扫过去，参考电压的变化必须被压进一个很小的窗口，通常是几十个ppm/℃。第三个指标是电源抑制比（PSRR），尤其是混合信号芯片里，数字电路开关产生的电源毛刺会通过偏置往模拟前端耦合，如果偏置电路自身对电源纹波毫无抵抗力，那SNR基本没救。

这三点往往互相牵制。追求高精度可能需要复杂的曲率补偿，温漂低又要求特定的器件工作状态，而PSRR改进则要在电源通路里堆共源共栅器件，但这反过来压缩了低压应用的电压余量。所以偏置电路设计的本质，就是在你的具体应用场景下做取舍。

1.2 偏置电压与偏置电流：两个派系的差异

另一个基础问题是：你要产生的是一个电压，还是一个电流？

电压偏置典型的场景是给运放的尾电流源栅极一个电压，或者给开关电容电路提供栅压控制。电流偏置则是直接镜像一个基准电流到各个支路。实际工程中，绝大多数高性能模块都采用电流镜架构，也就是说你最终想要的是一路基准电流（比如通过片外精密电阻设定），然后靠电流镜比例复制出去。电压偏置往往是偏置电流流过某个二极管连接器件后“附带”产生的，而不是直接设计目标。

我会按这个思路往下拆解：偏置的产生、复制、以及如何把复制过程受到的干扰降到最低。

2. 常用偏置产生架构的选择逻辑与原理拆解

进入设计阶段前，得先把手上的“菜”盘一盘。业界常用的偏置产生基础结构，我按应用场景分成三类：电阻分压/二极管连接型的简单电压源、自偏置电流镜型电流源、以及带隙基准型精确电压源。

2.1 电阻分压与二极管连接：什么时候能凑合用

如果你只是给一个内部比较器提供一个粗略的翻转阈值，或者给ESD检测电路一个监控点，那用一串电阻从电源分压是完全可接受的。优点是零静态功耗之外几乎没有额外电流，电路简单到可以直接画在版图角落里。但它的问题也非常明显：它对电源电压变化、工艺角下的电阻绝对值和温度变化都没有任何抑制能力。

二极管连接MOS器件作为偏置也有类似定位，VGS由电流决定，但MOS阈值VTH随工艺和温度的漂移会直接反映在输出偏置电压上。我见过有人拿二极管连接的PMOS栅压给后面一个共源放大器做栅偏置，结果低温下管子直接退出饱和区，整个放大器增益崩了。这类结构只适合对精度零要求的数字辅助电路。

2.2 自偏置电流镜：最经典最实用的电流偏置产生器

自偏置电流源是模拟设计里绕不开的基本套路，也是很多人在学校里就学过的结构。原理是：用两个尺寸成比例的MOS管构成电流镜，其中一路的电流又被一个电阻或另一个MOS管“感知”，通过负反馈锁定电流值。图里常见的结构是一个PMOS镜像对和NMOS镜像对串联，其中一路NMOS的源极接电阻到地，电阻两端电压差约等于另一路NMOS的过驱动电压，从而设定了支路电流。

这个结构的迷人之处在于，它不需要一个独立精确的参考电压源，只要MOS管的宽长比和电阻值匹配，电流就被“自举”出来了。实际设计时最核心的公式是：

ID = VOV / R

其中过驱动电压VOV由宽长比和电流共同决定。通常把支路电流设为一倍I0，另一路设为K倍I0，电阻放在K倍电流支路或1倍支路都可以，关键是让镜像比例在两个器件上都成立。

自偏置结构虽然好用，但它有一个先天性隐患：启动问题（start-up）。因为这个结构存在零电流的简并点——所有管子电流都是0时，反馈环路也“稳定”。所以必须设计一个启动电路，在电源上电时向环路注入一股小电流，把环路从零态踢到设计的工作点。启动电路的设计是这里面最容易被轻视但坑最多的部分，我会在后面的调试章节深入讲。

2.3 带隙基准：要精确电压就绕不开它

当偏置用于ADC参考电压、LDO输出电压，或者需要绝对电压精度（比如1.2V标准参考）时，自偏置电流镜的精度就不够了。这时需要带隙基准电压源。带隙基准的原理我不想长篇赘述，就讲它最核心的一点：利用一个具有负温度系数的PN结电压VBE和一个正温度系数的电压ΔVBE（也就是两个不同电流密度下的VBE之差）以合适权重相加，让总的温度系数在一阶上被抵消。VREF = VBE + M × ΔVBE。

实际工程中，无论你是用传统的运放+电阻网络实现，还是用低压差的Brokaw结构，这里面有个容易被忽视的问题：运放的失调电压直接叠加到基准输出上，所以带隙基准里的运放往往需要chopper或斩波稳定技术来消offse。同时，电阻的温度系数也会影响二阶温度特性，所以设计时选材料（poly电阻还是diffusion电阻）、宽度（匹配性），以及布局时的对称性，都比你在天真的学生时代想象的更讲究。

3. 从零设计一个可投产的偏置产生电路

下面直接进正题，我用一个实际案例演示偏置产生电路的设计全过程。项目背景：一个28nm工艺下的低功耗SAR ADC，需要一个25 µA的内部基准电流，供电电压1.8V，温度范围-40到125℃，目标是全工艺角下电流偏差不超过±8%，并且PSRR在10MHz以内不低于-40dB。

3.1 定架构：为什么我选择自偏置+共源共栅电流镜

有了目标，先做架构决策。对于25µA的电流源，用片外精密电阻显然不现实，一来成本二来管脚都不允许。所以我选了自偏置电流镜结构。但为了满足PSRR要求，不能只用简单的两管镜像，需要在PMOS和NMOS两侧都加共源共栅（cascode）管。这样一来，电流由内部电阻设定，而电源电压波动对镜像电流的影响被cascode管隔离掉了大部分。

具体参数分配如下：

• 基准电流设定电阻R_ref选用poly电阻，阻值40kΩ，目标过驱动电压VOV约1.0V，电流25µA。
• PMOS镜像对用长沟道器件，L=4µm，W=8µm，目的是降低沟道长度调制和阈值失配。
• NMOS感知管采用和镜像管相同长度，比例1:1。
• 共源共栅管的偏置电压由上方支路自举产生，不需要额外偏置，省功耗。

3.2 环路计算与小信号稳定性

自偏置电流镜本质是一个负反馈环路。它的环路增益越高，设定电流的精度越好，但相位裕度越差。我计算时先画出小信号等效模型，环路的开环增益大概等于gm_percep × (ro_percep || r_load)再乘以镜像增益。在25µA这个电流级别，gm大概在100µA/V量级，输出阻抗约几百kΩ，环路增益大约在30~40dB之间。

关键是稳定性。我在感知管的栅极加了一个RC补偿网络，R=20kΩ，C=300fF，把非主极点推到了几百MHz以上。高阶极点和镜像管的栅电容相互作用，相位裕度做到了70度左右，在蒙特卡洛下最差也有55度。

3.3 启动电路的设计细节

这是最容易翻车的地方。我见过很多人直接把启动电路做成一个大电阻把某个节点拉向电源，结果是启动没问题，但正常工作后启动电路还在持续漏电，白白贡献功耗和噪声。我的做法是：用一个栅极接电源的弱NMOS管，它在环路的感知管栅极上充当一个弱上拉，当环路处于零态时这个NMOS导通，把节点拉高，迫使下方NMOS导通，从而把环路从零态“顶”出来。环路建立后，感知管栅极电压升高，这个弱NMOS的VGS减小，电流趋近于零，不参与正常工作。

启动电路的尺寸要足够大以保证在所有corner都能启动，但又不能太大以至于在快上电时造成过冲。我在全corner下跑过启动时间仿真，最快20ns，最慢1.2µs，都满足电源上电斜坡1µs的要求。

设计参数汇总如下表：

3.4 仿真验证看什么指标

设计完成后，跑仿真不是跑一遍“看看能不能工作”就完事。我会输出五组关键数据：

1. DC扫描：VDD从1.6V扫到2.0V，看电流的输出电阻行为和PSRR直流点。
2. 温度扫描：-40、27、125三温度点，看基准电流和VREF的温漂曲线，计算ppm/℃。
3. 工艺角扫描：TT/SS/FF/FS/SF五组routine，加电阻、电容的工艺偏差，直接读最终电流分布。
4. 蒙特卡洛：至少跑500次工艺和失配仿真，输出电流直方图，看±3σ是否在±8%范围内。
5. 稳定性：STB仿真，打印环路的增益曲线和相位裕度，确认所有corner下裕度不低于50度。

在这些指标全部pass之前，我不会轻易动版图，因为改一次电路再改版图的成本太高了。

4. 偏置电路的版图细节与寄生影响

设计图上数据好看，不代表流片回来就能用。版图阶段对偏置电路的电气特性影响巨大，特别是匹配性和寄生电阻、寄生电容，这些都可能让仿真里完美的指标瞬间崩盘。

4.1 匹配性设计：电流镜的“门当户对”

无论PMOS还是NMOS镜像对，匹配都是天条。要保证镜像是1:1，版图上两个管子必须完全同方向（保证刻蚀和应力一致）、间距尽量小、周围加dummy管。常见的做法是用共质心（common-centroid）布局把两个器件切成多个指状交错排布。如果是1:4这种大比例镜像，也必须在布局时保持对称，不能图省事把4个管子堆成一排。

匹配管下方的阱/衬底接触也要对称分布，避免因为衬底电位不同造成VTH差异。我见过一个案例，版图里一个NMOS镜像对的一侧多了两个衬底接触孔，结果产生了几毫伏的VTH失配，直接导致镜像电流偏差2%以上，换到大的偏置电流比后小信号特性全偏了。

4.2 寄生电阻对电流精度的影响

偏置设定电阻的版图连接必须走金属层，金属连线有方块电阻，如果走得远了会在本来就用来做VOV的电阻上引入额外压降，从而改变基准电流。简单估算一下：假设金属连线总长50µm，宽0.2µm，方块电阻0.1Ω/□，总电阻只有12.5mΩ，似乎微乎其微。但如果连线特别长或者用了高层金属细走线，可能引入几十甚至上百毫欧，换算到电流误差可以做到百分之零点几，对于高精度需求（比如<1%）就必须考虑了。

解决办法是使用Kelvin连接（开尔文四线接法），让大电流路径和检测电压路径分开，把寄生电阻的影响从敏感支路中剥离出去。这个方法在带隙基准里更常见，但偏置电流源里同样适用。

4.3 寄生电容与PSRR的妥协

寄生电容的影响主要体现在PSRR上。偏置电流源对电源扰动的隔离能力，靠的是共源共栅管的输出阻抗，而输出阻抗在高频时会被寄生电容短路。共源共栅管的源端和漏端对地的电容，形成了一条从电源到输出节点的前馈路径。版图上，如果你把共源共栅管的漏区画得过大，或者周围地线离得太远，这个寄生电容可能做到几十且影响高频PSRR。

所以在版图阶段我会专门看共源共栅管和镜像管的源漏区面积，能在满足电流密度条件下做小的尽量做小。这个细节在仿真阶段是看不到的，只有对版图寄生参数后仿才能暴露。

5. 实际项目中的偏置调试：从仿真到硅片的距离

设计是一回事，拿到硅片调试是另一回事。我想用两个真实发生过的问题，讲讲偏置电路在现场会有多“淘气”。

5.1 上电死锁问题：侥幸通过仿真却死在实测

第一次做某款低功耗传感器芯片时，偏置电流源的启动电路我做得比较“随性”，仿真时所有corner都过了，但tape-out回来，有相当比例的芯片在快速上电（电源上升时间 < 1µs）时，模拟前端完全不工作。分析发现，快速上电时启动电路的弱上拉还没来得及反应，环路的两个节点已经被钳位在中间电平，形成了一个伪稳态——既不是零态也不是设计的偏置点。

排查过程很痛苦。最后用探针台观察关键节点波形，对比仿真才确认是启动电路时间常数和电源斜坡率之间的竞争关系。解决办法是把启动电路的带宽加大，让它在给电瞬间能快速强制环路跳出伪稳态，同时增加了一个电源上电复位信号去强制初始化。这之后，所有芯片在电源斜坡率从100ns到10ms范围内都能正常启动。

5.2 温度漂移异常：电阻温度系数的锅

另一个项目，带隙基准流片后温漂比仿真大了将近3倍。最开始怀疑是运放失调，但chopper已经加了，排除掉。后来用片内测试结构的电阻单独测量，才发现是设计时用了普通poly电阻，而该工艺下的poly电阻温度系数比模型文件里声明的大得多，尤其是低温段，非线性特别明显。

这次之后我得到的经验是：如果带隙基准里的比例电阻要用到正负温度系数相减来消温漂，务必选择工艺中温度系数最小且线性度最好的电阻类型（比如一些工艺里的高阻poly或金属薄膜电阻），且在流片前对电阻的温度系数做仿真和理论计算双重核对，不能完全信任手头版本的模型。

5.3 偏置调试的仪器与测试要领

最后聊一下硅片测试环节。偏置电路的关键测试项是基准电流和基准电压，但很多人忽略了被测器件与测试仪器共地这个细节。示波器探头地线夹的寄生电感在高频时会显著注入噪声，导致你看到的高频PSRR测量结果比实际差很多。我推荐用有源差分探头，探头的尖端直接接触被测节点附近的地，避免长地线。

另外，测温漂必须要在恒温箱里等足够时间让温度稳定，通常每变化一个温度点要等10分钟以上。有的芯片模拟前端功耗较高，自身发热会和恒温箱设定温度叠加，测出来的“温度曲线”其实是热阻曲线。解决办法是把芯片功耗降到最低，或轮流开关内部模块制造“脉冲偏置”来短时测量，减少自热时间。

6. 偏置产生电路的进阶优化思路和一点个人体会

如果你的项目对功耗和面积有更极致的追求，或者希望进一步压低噪声，可以在经典结构上再做几步优化。

6.1 亚阈值区设计：换一种省电的活法

在IoT和电池供电设备里，100nA甚至10nA级的偏置电流越来越常见。这种场景下管子往往工作在亚阈值区，此时电流与VGS是指数关系，跟强反型区的平方律完全不同。设计公式要换成亚阈值电流方程，并且用跨导效率（gm/Id）来指导尺寸选择。需要注意的是，亚阈值区的工作点对阈值电压离散更敏感，失配的影响成倍放大，所以凡是比例电流镜，务必加大面积来换失配预算。实际项目里，10nA电流镜的管子宽长比往往会做到很大，（比如W/L=10µm/10µm），就是为了让VTH失配的绝对值相对过驱动电压足够小。

6.2 电源抑制比和噪声的进一步改善

如果你发现一阶cascode的PSRR在高频不够，可以在偏置输出端叠一个线性稳压器式的缓冲级，但代价是功耗和面积。另一种常见思路是给偏置网络额外加一个RC低通滤波，把带内噪声和电源毛刺滤掉，不过RC的时间常数也会让你在上电或负载突变时看到输出电流的瞬态变化变慢，设计时要平衡滤噪和瞬态响应。

高频噪声的抑制，有一个技巧是在共源共栅管的源端并联一个小电容到地，它不影响直流工作点，却能在这个节点给高频噪声提供低阻抗路径，把噪声直接旁路到地。这个电容的取值一般几pF就可以，但注意它也会造成对应节点的极点前移，做仿真确认稳定性。

6.3 一点个人体会

把偏置电路做好，说到底是态度问题。它是被很多人认为“简单”的电路，但它决定了整个芯片的生死。我见过太多项目在集成总线上抓耳挠腮了半天，最后发现问题是某个角落的偏置电流源在高温下漂移引起的。希望这篇文章能帮你把偏置产生电路当成一个真正需要设计、仿真、布局、测试全流程把控的模块来对待。对于新手，我的建议是从一个25µA的自偏置电流镜练起——把启动、温度、PSRR、版图匹配挨个做透，你就能理解模拟设计里八成关于“折衷”的思维方式。