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在射频收发器芯片中，AD9361因其高度集成和灵活性，成为软件定义无线电（SDR）领域的核心器件。理解其内部发射与接收链路的结构，是进行高性能射频系统设计、参数配置和故障排查的基础。很多开发者在使用AD9361时，虽然能通过API配置频率和增益，但遇到信号质量不佳、频谱异常或数据丢失等问题时，往往无从下手，根源在于对芯片内部信号处理流程的“黑盒”操作。本文将深入探究AD9361的发射与接收通道内部结构，从数据接口、数字信号处理链、模拟前端到本振合成，拆解每个关键模块的功能与配置要点。通过本文，你将能清晰地知道从FPGA送出的数据如何经过AD9361变为射频信号发射出去，以及空中的射频信号又如何被AD9361接收并转换为FPGA可处理的数字流，从而在系统调试中具备精准定位问题的能力。

1. 理解AD9361的整体架构与数据流

AD9361是一个高度集成的射频捷变收发器，它包含了完整的发射和接收通道、频率合成器以及数字接口。其核心价值在于通过软件可配置，覆盖70 MHz至6.0 GHz的频率范围，支持高达56MHz的射频带宽。

从系统角度看，AD9361处于FPGA/处理器与天线之间。在发射方向，FPGA通过数字接口（如LVDS或CMOS）将基带数据（I/Q）送入AD9361，数据经过一系列数字处理（插值、滤波）后，由数模转换器（DAC）变为模拟信号，再经混频器上变频至目标射频频率，最后由功率放大器驱动天线发射。在接收方向，过程相反：天线信号经低噪声放大器（LNA）进入，下变频至基带，由模数转换器（ADC）数字化，再经过数字处理（滤波、抽取）后，通过数字接口送给FPGA。

一个关键概念是数字数据接口。AD9361与FPGA的连接通常采用12位LVDS接口，每个时钟周期传输I和Q两路数据。发射数据接口称为DATA_CLK、TX_FRAME和TX_DATA，接收数据接口称为RX_FRAME和RX_DATA。理解这个接口的时序是确保数据正确收发的前提。

另一个核心是时钟与同步。AD9361需要一个参考时钟，所有内部时钟（包括数据接口时钟、ADC/DAC采样时钟、本振频率）都由此参考时钟通过锁相环（PLL）合成。发射和接收通道需要同步，以确保MIMO系统中多芯片的相干性，这通常通过同步信号（SYNC_IN）来实现。

2. 深入发射通道（TX Chain）内部结构

发射通道的任务是将数字基带I/Q信号转换为射频信号。其内部是一个多级信号处理流水线。

2.1 数字前端处理

FPGA送出的原始数据首先进入发射通道的数字前端。这里主要进行两项操作：插值（Interpolation）和滤波（Filtering）。

1. 插值：FPGA通常以较低的基带数据率输出I/Q样本。AD9361内部有可配置的插值滤波器，可以将数据率提升到DAC所需的采样率。插值倍数可以是1x, 2x, 4x。提高插值倍数可以让后续的模拟滤波器更容易地抑制镜像频率，但会消耗更多功耗。
2. 数字滤波：插值后，信号会经过一系列可配置的有限脉冲响应（FIR）滤波器。这些滤波器用于：
   • 整形滤波：对信号进行脉冲整形，如使用升余弦（RRC）滤波器，以限制带宽并减少码间干扰。
   • 半带滤波：作为插值过程的一部分，高效地滤除由于插值产生的镜像频率。

这些滤波器的系数可以通过AD9361的API进行配置，从而实现自定义的频谱形状。

2.2 数模转换与模拟调制

经过数字处理的信号被送入高速DAC，转换为模拟的I路和Q路信号。

1. DAC：AD9361的发射DAC分辨率可达16位（具体取决于模式和配置），其采样率最高可达每秒数亿次采样。DAC的输出是差分电流信号。
2. 模拟基带滤波：DAC输出的信号会经过一个模拟低通滤波器，称为发射基带滤波器（TBBF）。这个滤波器的主要作用是滤除DAC采样时钟引入的高频噪声（奈奎斯特镜像）。其带宽可调，需要根据发射信号的带宽进行配置。如果配置过窄，会损伤有用信号；过宽则噪声抑制不足。
3. 正交调制器：模拟的I和Q信号被送入一个直接正交调制器。在这里，它们分别与同相（I）和正交（Q）的本振（LO）信号相乘并相加，从而将基带信号直接上变频到射频频率。这是实现零中频（Zero-IF）或低中频架构的关键步骤。
4. 可编程增益放大器与驱动放大器：调制后的射频信号经过一个可编程增益放大器（PGA），用于调整发射信号的功率。最后，信号通过一个驱动放大器（Driver Amplifier）输出到外部功率放大器或直接到天线。AD9361的发射增益控制是粗调（衰减器）和细调（PGA）结合的。

关键配置参数表：

注意：tx_rf_bandwidth和tx_sampling_freq是不同的概念。采样率是数字域的，带宽是模拟滤波器的。采样率必须满足奈奎斯特定理（大于两倍信号带宽），而模拟带宽需要足够让信号通过但抑制带外噪声。

2.3 发射通道常见问题与排查

1. 问题：发射频谱有杂散或镜像频率。

   • 可能原因：数字插值滤波或模拟基带滤波配置不当，未能有效抑制镜像。
   • 排查：检查tx_rf_bandwidth是否合理。使用频谱仪观察输出，尝试启用或调整数字FIR滤波器（如使用更陡峭的滚降系数）。
   • 解决：确保tx_rf_bandwidth略大于信号带宽，并正确配置插值滤波链。

2. 问题：发射功率不足或不可调。

   • 可能原因：发射增益（tx_hardwaregain）设置错误，或外部电路（如匹配网络、PA）有损耗。
   • 排查：通过API读取当前增益设置。用功率计或频谱仪测量芯片输出端（TXP/TXN引脚）的功率。
   • 解决：确认增益控制模式（如手动、慢速AGC）。检查芯片是否进入待机或警报状态。验证外部负载是否匹配（典型50欧姆）。

3. 问题：FPGA数据已发送，但频谱仪无信号。

   • 可能原因：发射使能未开启，或数据接口不同步。
   • 排查：
     • 确认通过API已开启发射使能（tx_enable）。
     • 使用示波器或FPGA内部逻辑分析仪（ILA）检查DATA_CLK、TX_FRAME和TX_DATA的时序是否符合AD9361数据手册要求。
     • 检查FPGA是否在发送有效的I/Q数据（非全零）。
   • 解决：严格按照时序图编写FPGA侧数据接口代码，确保在TX_FRAME有效窗口内数据稳定。

3. 深入接收通道（RX Chain）内部结构

接收通道的任务是从射频信号中恢复出数字基带I/Q信号，其流程可以看作是发射通道的逆过程。

3.1 模拟前端与下变频

来自天线的微弱射频信号首先经过外部带通滤波器（可选）和匹配网络，进入AD9361的接收输入引脚。

1. 低噪声放大器与衰减器：信号首先经过一个可编程的射频衰减器（用于防止强信号过载）和一个低噪声放大器（LNA）。LNA是决定接收机灵敏度的关键，其增益可调。AD9361提供多种LNA输入模式，对应不同的输入阻抗和增益范围，需要根据前端电路（如滤波器、天线）的特性进行选择。
2. 正交解调器：放大后的射频信号被送入直接正交解调器。与发射端相反，这里使用同相和正交的本振信号将射频信号下变频到基带，直接输出模拟的I路和Q路信号。这也是零中频架构的特点。
3. 模拟基带滤波与增益控制：下变频后的基带信号经过一个可调带宽的模拟低通滤波器（接收基带滤波器，RBBF），以滤除带外干扰和镜像噪声。然后信号通过一个可编程增益放大器（PGA），其增益由自动增益控制（AGC）算法或手动设置控制，目的是将信号幅度调整到ADC的最佳输入范围内。

3.2 模数转换与数字后端处理

模拟信号被ADC转换为数字信号，并进入复杂的数字处理链。

1. ADC：AD9361的接收ADC分辨率可达12位，采样率最高可达每秒数亿次采样。
2. 数字滤波与抽取：ADC输出的高速数据流首先经过数字滤波器链，包括：
   • 抗混叠滤波：进一步滤除高频噪声。
   • 半带滤波与抽取：为了降低数据率，便于后续处理和传输到FPGA，AD9361会进行数字抽取。抽取倍数可以是1x, 2x, 4x等。抽取过程伴随着滤波，以防止抽取引起的频谱混叠。
   • FIR滤波：提供可编程的FIR滤波器，用于信道选择、均衡或进一步的脉冲整形。
3. 自动增益控制：AGC是一个闭环系统，它持续监测ADC输出信号的幅度。如果信号太弱，它会增加PGA增益；如果信号太强可能导致ADC饱和，它会减小增益甚至启动射频衰减器。AD9361的AGC模式非常灵活，可以配置为慢速攻击、快速攻击、手动等模式，以适应不同动态特性的信号。
4. 接收信号强度指示：RSSI模块会计算接收信号的功率，这个值可以通过API读取，用于信号检测、链路质量评估等。

关键配置参数表：

3.3 接收通道常见问题与排查

1. 问题：接收灵敏度差，小信号无法解调。

   • 可能原因：LNA增益设置过低，模拟带宽过宽引入过多噪声，或外部噪声系数大。
   • 排查：检查gaincontrol_mode，在手动模式下尝试增加rx_hardwaregain。测量rssi值。用频谱仪观察输入信号和噪声基底。
   • 解决：优化前端电路（如使用噪声系数更低的LNA）。确保rx_rf_bandwidth与信号带宽匹配，避免引入额外噪声。在手动模式下找到最佳增益点（信噪比最高，而非信号最强）。

2. 问题：接收信号饱和（ADC过载），导致失真。

   • 可能原因：输入信号过强，而AGC响应不够快或增益设置过高。
   • 排查：观察ADC输出数据是否经常达到最大值（如+2047）。检查AGC配置，在强信号环境下使用fast_attack模式。
   • 解决：在射频前端增加固定衰减器。配置AGC的峰值和过载阈值。对于已知动态范围大的信号，使用具有高动态范围的增益控制策略。

3. 问题：FPGA接收到的数据全是噪声或零。

   • 可能原因：接收使能未开，数据接口时序错误，本振未锁定，或输入无信号。
   • 排查：
     • 确认通过API已开启接收使能（rx_enable）。
     • 检查PLL锁定状态（通过API读取）。
     • 使用示波器检查DATA_CLK、RX_FRAME和RX_DATA时序。
     • 向接收端口注入一个已知的连续波（CW）测试信号，观察FPGA收到的数据是否呈现稳定的直流分量（对于零中频）。
   • 解决：确保参考时钟稳定且频率正确。验证SPI配置序列已正确加载。编写FPGA代码正确解析接收数据接口的时序。

4. 问题：RSSI读数不准确或跳动大。

   • 可能原因：RSSI测量带宽设置不当，或信号本身不稳定。
   • 排查：RSSI的测量是在数字滤波和抽取之后进行的，确保测量带宽覆盖了信号主要能量。在无信号时观察RSSI底噪是否合理。
   • 解决：根据信号带宽调整RSSI的测量时间常数（如果可配置）。对于跳频或突发信号，需要理解RSSI读数反映的是测量时间窗口内的平均功率。

4. 时钟、本振与同步机制

AD9361内部所有功能的协调运作，依赖于一个精密且灵活的时钟系统。

4.1 参考时钟与锁相环

AD9361需要一个高质量的参考时钟（REF_CLK），通常由外部晶振或时钟发生器提供，典型频率为10MHz至80MHz。这个参考时钟用于驱动多个锁相环：

1. 基带PLL：产生ADC和DAC所需的采样时钟（BBPLL）。采样时钟的频率决定了rx_sampling_freq和tx_sampling_freq。
2. 射频PLL：产生发射和接收本振（LO）所需的频率（RFPLL）。rx_lo_freq和tx_lo_freq就是由这个PLL生成的。

这两个PLL必须都锁定，芯片才能正常工作。可以通过API查询锁定状态。如果PLL无法锁定，通常问题出在参考时钟质量（相位噪声、抖动）或环路滤波器配置上。

4.2 发射与接收本振

AD9361的发射和接收本振可以独立设置，这允许它进行频分双工（FDD）操作。也可以设置为相同频率，用于时分双工（TDD）或环回测试。本振的相位噪声性能直接影响收发信号的调制精度和接收灵敏度。

4.3 多芯片同步

在MIMO或阵列应用中，需要多片AD9361同步工作，确保所有通道的本地振荡器相位和采样时钟沿对齐。这是通过同步信号（SYNC_IN）实现的。

1. 时钟同步：所有芯片共享同一个参考时钟源，确保频率同源。
2. 帧同步：向所有AD9361的SYNC_IN引脚同时发送一个脉冲信号。这个脉冲会复位内部时钟分频器和帧计数器，从而对齐所有芯片的数据帧边界和本振相位。
3. 数据接口同步：确保FPGA侧发送给各芯片的数据，或从各芯片读取的数据，是在同一个时间基准上。

同步是实现波束成形等高级应用的前提，配置不当会导致通道间干扰和性能下降。

5. 配置流程与最佳实践

理解了内部结构后，一个合理的配置流程至关重要。

5.1 初始化与配置步骤

1. 硬件上电与时钟检查：确保电源稳定，参考时钟输入正常（用示波器测量频率和幅度）。
2. SPI接口通信验证：通过SPI读取芯片ID（如0x536）等寄存器，确认通信链路正常。
3. 基础参数配置：
   • 设置参考时钟频率（ref_clk_freq）。
   • 设置发射/接收采样率（tx/rx_sampling_freq）。
   • 设置发射/接收射频带宽（tx/rx_rf_bandwidth）。
   • 设置发射/接收LO频率（tx/rx_lo_freq）。
4. 增益与控制模式配置：
   • 设置发射增益模式与初始增益值。
   • 设置接收增益控制模式（AGC）及相关阈值。
5. 滤波器配置：选择或自定义数字FIR滤波器系数。
6. 数据接口配置：设置数据接口模式（LVDS/CMOS）、时钟延迟、帧模式等，确保与FPGA设计匹配。
7. 使能与校准：使能发射和接收通道。AD9361内部有许多校准例程（如正交误差校正、直流偏移校正），通常在初始化或频率/增益改变后自动或手动触发。
8. 启动数据流：配置FPGA侧接口逻辑，开始发送或接收数据。

5.2 调试与验证清单

在系统集成时，建议按以下清单顺序进行调试：

5.3 生产环境考量

在实验室调试通过后，产品化还需要注意：

• 温度稳定性：AD9361的性能（如增益、滤波器响应）会随温度漂移。关键应用需评估温度范围，或启用内部跟踪校准。
• 电源完整性：射频芯片对电源噪声敏感，必须使用低噪声LDO和良好的去耦网络。
• 电磁兼容：良好的PCB布局、屏蔽和接地对抑制杂散和噪声至关重要，尤其是高速数字线（如LVDS）与模拟射频部分的隔离。
• 固件/软件健壮性：增加对PLL失锁、数据接口失步等异常状态的检测与恢复机制。
• 校准数据存储：将芯片特定的校准参数（如滤波器校正系数）存储在非易失性存储器中，上电时加载，以保证性能一致性。

AD9361是一个功能强大但复杂的器件，将其性能发挥到极致，依赖于对发射与接收链路的深刻理解。从数字滤波器的配置到模拟混频器的特性，从数据接口的同步到AGC策略的选择，每一个环节都相互关联。掌握本文所述的结构与排查方法，意味着你不仅能配置参数让芯片“跑起来”，更能诊断出“跑不好”的根源，从而设计出稳定、高性能的射频系统。下一步，可以结合具体的通信标准（如LTE、WiFi），研究其特定的滤波器配置、AGC要求和同步时序，将通用知识转化为解决特定工程问题的能力。