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简介：本资源是一套基于Xilinx FPGA平台、使用Verilog语言实现高精度时间数字转换器（TDC）的完整Vivado工程，面向数字电路设计初学者与FPGA进阶学习者，解决高精度时间测量系统从原理建模到硬件部署的关键实践问题。压缩包共313个文件，涵盖36个XML工程配置、32个核心Verilog源码（含比较器、多级计数器、量化校正及控制逻辑模块）、27个说明与约束文本（如XDC引脚定义、测试用例描述）、24个日志文件（综合/仿真/实现全流程记录）以及大量TCL脚本、仿真DO文件和比特流相关产物，总大小20.58MB。已有3316人学习下载，资源结构高度工程化：包含可直接运行的仿真批处理脚本（如simulate.bat）、完整时序约束与测试平台，支持在Nexys 4 DDR等主流Xilinx开发板上快速验证TDC性能。读者可直接复现从行为建模、功能仿真、综合实现到硬件下载的全链路流程，并深入理解相位量化、延迟补偿与时序收敛等关键设计难点。

1. 项目概述：在Xilinx FPGA上构建高精度时间数字转换器

最近在做一个需要精确测量时间间隔的项目，精度要求到了皮秒级，用传统的单片机或者计数器根本没法满足。这种场景下，时间数字转换器（TDC）就成了不二之选。TDC说白了就是个“电子秒表”，但它计时的单位不是秒，而是芯片内部信号传播的延迟时间，精度可以做到非常高。市面上专用的TDC芯片要么太贵，要么接口复杂，灵活性也差。正好手头有Xilinx的FPGA开发板，像Artix-7或者Kintex-7系列，配合Vivado设计套件，用Verilog自己撸一个TDC核心，成本可控，还能根据需求灵活调整架构，这思路就挺靠谱。

这个项目的核心目标，就是利用Xilinx FPGA内部固有的逻辑和布线延迟来构建一个TDC系统。听起来有点抽象？你可以把它想象成用一把不均匀但刻度极其细密的尺子去量长度。FPGA里最基本的逻辑单元，比如查找表（LUT）和进位链（Carry Chain），信号从一端传到另一端需要时间，这个时间虽然小（通常几十到几百皮秒），但相对稳定。我们的TDC就是通过制造一串这样的“延迟单元”，让待测的时间间隔去“填充”这些单元，最后通过编码电路数出到底填满了多少个单元，从而反推出时间值。整个过程完全用Verilog硬件描述语言在RTL级实现，最后在Vivado里进行综合、实现并下载到板卡上验证。无论是用于激光测距、时间相关单光子计数（TCSPC），还是高速通信中的时钟恢复，自己动手实现一个FPGA-TDC都是挺有挑战性和成就感的事儿。

2. TDC核心原理与FPGA实现架构选型

2.1 TDC的基本工作原理与关键指标

在深入代码之前，我们必须先搞清楚TDC到底在测什么以及怎么测。假设我们要测量一个START脉冲和一个STOP脉冲之间的时间间隔。最朴素的想法是用一个高速时钟去计数，但如果间隔只有1纳秒，而时钟周期是10纳秒，那根本没法分辨。TDC的思路是“内插法”：它不再依赖一个全局的高速时钟，而是利用一系列延迟固定的单元，组成一个“延迟链”。

当START信号到来时，它会像波浪一样在这个延迟链中传播。STOP信号则作为“快门”，在它到来时刻，瞬间锁存当前延迟链上每一级的状态（是“1”还是“0”，代表START的“波前”是否已传播到此）。这样，我们就得到了一个温度计码（Thermometer Code），比如“1111100000”，其中从‘1’到‘0’的跳变点位置，就对应了START到STOP之间时间间隔所“占据”的延迟单元个数。知道了每个单元的延迟时间（通过校准获得），乘以单元数量，就得到了时间间隔。

这里引出了几个关键指标：

• 分辨率：一个延迟单元所代表的时间，这是TDC的精度极限。在FPGA中，这取决于底层硬件单元的最小延迟。
• 量程：延迟链的总长度（总延迟时间），决定了能测量的最大时间间隔。
• 非线性误差：由于FPGA内部布线延迟的不均匀性，每个延迟单元的实际延迟并非完全相同，这会导致测量误差。这是FPGA-TDC设计的核心挑战之一。
• 死区时间：一次测量完成后，电路恢复到可接收下一次测量状态所需的时间，决定了最大测量速率。

2.2 基于Carry Chain的延迟链设计优势

在Xilinx 7系列及更新架构的FPGA中，实现延迟链主要有两种思路：基于查找表（LUT）或者基于进位链（Carry Chain）。经过实际项目对比，我强烈推荐使用进位链。

为什么是进位链？

1. 延迟小且稳定：进位链是FPGA内为算术运算优化的专用高速路径。其基本单元（CARRY4）的延迟远小于普通LUT和布线延迟，并且同一链路上的延迟一致性非常好，这对于降低非线性误差至关重要。
2. 结构规整：Vivado综合工具对进位链的原语（CARRY4）识别和支持很好，更容易实现可预测的布局布线，减少因工具优化带来的不确定性。
3. 资源利用率高：一个CARRY4原语可以提供4个进位逻辑，能高效地构建多级延迟。虽然我们不是用它来做加法，而是利用其物理延迟特性。

相比之下，用LUT搭延迟链，虽然更灵活，但容易受到综合工具优化策略的影响（比如被合并、被吸收），导致延迟链长度不可控，且不同位置的LUT延迟差异较大，校准和补偿会非常麻烦。

注意：在Verilog代码中，我们必须通过实例化（instantiate）CARRY4原语的方式来构建链，而不是通过行为级描述（如assign out = in;）。行为级描述会被综合工具优化掉，或者映射到不可预测的路径上，导致延迟链失效。

2.3 系统整体架构设计

一个完整的FPGA-TDC系统远不止一条延迟链。它需要一个协调各模块的控制逻辑，以及将原始温度计码转换为二进制数值并进行后续处理的数字部分。一个典型的架构包含以下模块：

1. 延迟链核心：由数十到数百个CARRY4原语级联而成，是模拟时间的“尺子”。
2. 采样寄存器阵列：通常是一组触发器（FF），其时钟端连接到STOP信号，数据端分别连接延迟链的每一级输出。在STOP上升沿瞬间，捕获延迟链的状态快照。
3. 编码器：将捕获到的温度计码（如11110000）转换为对应的二进制位置码（对应此例中‘1’的个数或第一个‘0’的位置）。这是一个关键的数字电路，需要处理可能存在的“气泡”（因亚稳态或误差产生的非理想温度计码，如11010100）。
4. 控制与校准逻辑：负责产生测量使能、控制测量周期、处理死区时间。更重要的是，它要管理TDC的校准过程——通常通过测量一个已知周期的时钟信号（如系统时钟）来反推每个“延迟单元”的平均时间间隔（即LSB时间）。
5. 数据接口：将测量得到的二进制码（对应时间间隔）通过FIFO、AXI总线或其他接口发送给FPGA内的软核处理器（如MicroBlaze）或直接输出到外部。

3. 使用Verilog与Vivado实现TDC核心细节

3.1 延迟链的Verilog原语级实现

这是整个TDC的物理基础，必须精确控制。以下是一个使用CARRY4原语构建32级延迟链的核心代码片段。我们假设start_pulse信号注入延迟链。

module tdc_delay_chain ( input wire clk, // 系统时钟，用于寄存器逻辑 input wire start_pulse, // 待传播的START脉冲 input wire stop_pulse, // 采样STOP脉冲 output reg [31:0] therm_code // 输出的温度计码 ); // 声明CARRY4原语所需的线网 wire [31:0] chain_out; // 延迟链每一级的输出 wire co_carry [0:7]; // 用于级联的进位输出，8个CARRY4 wire ci_carry = 1‘b0; // 第一个CARRY4的进位输入，固定为0 // 第一级CARRY4：注入start_pulse CARRY4 CARRY4_inst0 ( .CO(co_carry[0]), // 进位输出，连接到下一级 .O(chain_out[3:0]), // 本级4个输出 .CI(ci_carry), // 进位输入 .CYINIT(1‘b0), // 初始进位，必须为0 .DI(4‘b1111), // 数据输入，全1确保进位链传递 .S(4‘b1111) // 选择输入，全1选择进位路径 ); // 关键连接：将start_pulse连接到第一个CARRY4的CI或CYINIT？ // 实际上，我们需要一个启动信号。更常见的做法是将start_pulse作为一个使能， // 控制一个信号何时进入由固定逻辑‘1’驱动的延迟链。 // 这里采用一个与门和寄存器来产生注入信号。 reg delay_chain_in; always @(posedge clk) begin // 当测量使能时，将‘1’注入链头 delay_chain_in <= start_pulse ? 1‘b1 : 1‘b0; end // 重新定义，第一个CARRY4的CI由delay_chain_in驱动 assign CARRY4_inst0.CI = delay_chain_in; // 第二级到第八级CARRY4，级联构建延迟链 genvar i; generate for (i=1; i<8; i=i+1) begin : gen_delay_chain CARRY4 CARRY4_inst ( .CO(co_carry[i]), .O(chain_out[i*4+3 : i*4]), .CI(co_carry[i-1]), // 连接上一级的进位输出 .CYINIT(1‘b0), .DI(4‘b1111), .S(4‘b1111) ); end endgenerate // 采样寄存器阵列：用stop_pulse作为时钟捕获链状态 integer j; always @(posedge stop_pulse) begin for (j=0; j<32; j=j+1) begin therm_code[j] <= chain_out[j]; end end endmodule

代码关键点解析：

• DI和S设置：DI=4‘b1111和S=4‘b1111是固定配置，这使得CARRY4工作于“进位传递”模式，输入CI会以最小延迟传递到CO和O口。
• 信号注入：直接操作CARRY4的CI端口可能带来风险。上述代码采用了一个寄存器来控制何时将逻辑‘1’（代表START事件）注入链头。start_pulse更像是一个门控信号。另一种更精确的方案是使用一个D触发器，其D端接‘1’，时钟端接start_pulse，Q端接CI。这样start_pulse的上升沿将‘1’打入延迟链，实现更精确的“启动”。
• 采样时钟：stop_pulse直接作为32个触发器的时钟。这要求stop_pulse必须是一个全局时钟资源（如BUFG）驱动的、边沿干净的信号，否则会因时钟偏移导致采样错误。在实际中，stop_pulse可能需要先经过一个全局时钟缓冲器。

3.2 气泡消除与二进制编码器设计

从延迟链捕获到的therm_code理想情况下是完美的温度计码，但实际由于亚稳态、电路噪声或延迟失配，可能会出现“气泡”（即‘1’中间出现‘0’，如111010111）。一个健壮的编码器必须能处理这种情况。

优先编码器 vs. 气泡消除编码器简单的优先编码器（找到最高位的‘1’）对气泡很敏感。我们需要一个“气泡消除”或“多数判决”逻辑。一个经典且资源消耗较小的方法是使用一个“边沿检测+计数器”的变体，或者使用一段查找并纠正局部错误的逻辑。

这里给出一个相对简单的、基于“首次跳变点”检测并具有一定容错能力的编码器示例。它寻找从高位到低位（或低位到高位）第一个‘0’到‘1’或‘1’到‘0’的跳变，并忽略单个位的错误。

module therm2bin #( parameter WIDTH = 32 )( input wire [WIDTH-1:0] therm_in, output reg [$clog2(WIDTH)-1:0] bin_out ); integer i; reg found; always @(*) begin found = 1‘b0; bin_out = 0; // 从低位向高位扫描，寻找第一个从1到0的跳变（假设链头在低位） for (i = 0; i < WIDTH-1; i = i + 1) begin if (!found) begin // 如果当前位为1，下一位为0，则认为找到跳变点 if (therm_in[i] == 1‘b1 && therm_in[i+1] == 1‘b0) begin bin_out = i + 1; // 输出‘1’的个数 found = 1‘b1; end // 容错：如果当前位为0，下一位为1，可能是个气泡，继续扫描 end end // 如果没找到跳变（全1或全0） if (!found) begin bin_out = (therm_in[0] == 1‘b1) ? WIDTH : 0; end end endmodule

更优方案：对于高性能TDC，通常采用“两级编码”或“游标法”（Vernier）结构来进一步提高分辨率和线性度。但这会显著增加资源消耗和设计复杂度。上述简单编码器适用于对非线性要求不极端、且延迟链经过良好布局约束的场景。

3.3 Vivado中的关键约束与实现策略

写完RTL代码只是第一步，如何在Vivado中实现它，保证延迟链的物理特性符合预期，才是真正的挑战。

1. 布局约束（Pblock/RLOC）：这是最重要的一步。我们必须强制Vivado将这一串CARRY4原语布局在相邻的SLICE内，最好是同一列中，以确保布线延迟最短且一致。可以通过在XDC文件中使用PACKAGE_PIN和LOC约束来粗略定位，但对于进位链，更有效的是使用RLOC（相对布局）约束（在Netlist设计中），或者使用**HD.CARRY_SLICE** 这个专用的布局约束。

   # 在XDC约束文件中，对关键网络或实例施加约束 set_property HD.CARRY_SLICE TRUE [get_cells {CARRY4_inst0 CARRY4_inst1 ...}]

   更彻底的做法是创建一个包含整个TDC核心的Pblock，并将其约束在FPGA的一个小区域内（例如，一个时钟区域CLOCKREGION），然后在这个Pblock内手动进行布局规划（Floorplanning），确保延迟链走直线。

2. 时序约束与忽略路径：TDC延迟链的路径是“异步”的，其延迟我们不是要最小化，而是要利用和测量。因此，必须告诉Vivado不要优化这些路径，也不要将其纳入正常的建立/保持时间检查。

   # 将延迟链的路径设置为假路径（False Path） set_false_path -through [get_pins {tdc_delay_chain/gen_delay_chain[*]/CARRY4_inst/CI}] set_false_path -through [get_pins {tdc_delay_chain/gen_delay_chain[*]/CARRY4_inst/CO}] # 对采样寄存器的时钟端口（stop_pulse）设置一个合理的时钟约束，但其数据路径（来自延迟链）设为假路径 create_clock -name stop_clk -period 10.000 [get_ports stop_pulse] set_false_path -from [get_cells {tdc_delay_chain/therm_code_reg[*]}] -to [get_cells {tdc_delay_chain/therm_code_reg[*]}]

   这些约束告诉工具：“别管这条路径上的时序，别优化它，也别报错”。

3. 实现策略：在“Implementation Settings”中，建议：

   • 关闭相关优化：在Synthesis设置中，可以尝试关闭“Flatten Hierarchy”或调整优化策略，防止关键链被重组。
   • 使用增量编译：一旦TDC核心部分布局布线稳定，可以将其设为Out of Context (OOC)模块或使用增量编译，这样在迭代其他部分逻辑时，TDC的物理布局不会被改变。

4. 校准、测试与性能评估实战

4.1 TDC核心校准流程

延迟链的单个单元延迟（LSB）不是手册上给出的固定值，它随工艺、电压、温度（PVT）变化而变化。因此，上电后或环境变化时，必须进行实时校准。

经典的双斜率校准法：

1. 测量模式：正常测量START和STOP信号。
2. 校准模式：将START和STOP信号都连接到一个已知频率（f_cal）的高质量参考时钟（如板载晶振）。此时，TDC测量的是这个参考时钟的周期（T_cal = 1/f_cal）。
3. 计算LSB：假设在测量参考时钟周期时，TDC输出的平均码值为N_avg。那么，单个LSB代表的时间T_lsb = T_cal / N_avg。
4. 动态补偿：可以将T_lsb作为一个系数，存储在寄存器中。后续所有测量得到的原始码值N_raw，其对应的时间间隔T_meas = N_raw * T_lsb。

在FPGA中，校准逻辑通常由一个微控制器（如MicroBlaze）或一个专用的状态机来完成。它控制多路选择器（MUX）切换TDC的输入源（正常信号/校准时钟），收集大量校准测量数据（例如1024次），通过累加求平均来减小随机误差，最后计算并更新T_lsb系数。

4.2 在线测试与验证方法

在没有昂贵时间间隔分析仪的情况下，我们如何验证TDC的精度？

1. 内部自检模式：利用FPGA内部的MMCM/PLL产生两个相位有固定偏移的时钟，分别作为START和STOP信号。这个偏移时间可以通过MMCM的相位设置精确计算出来（例如，300度相位差在100MHz时钟下对应约8.333ns）。用TDC测量这个间隔，与理论值对比。

2. 码密度测试（Code Density Test）：这是评估TDC微分非线性（DNL）和积分非线性（INL）的黄金方法。让START信号由一个自由运行的时钟驱动，STOP信号由一个与之不相关的、频率略有差异的时钟驱动（例如，START用100MHz，STOP用100.001MHz）。这样，STOP相对于START的相位会缓慢滑动，遍历整个TDC的量程。收集数百万次测量结果，统计每个输出码值出现的次数。在理想线性情况下，每个码值的命中次数应该相等。任何不均匀性都反映了非线性误差。

   • DNL：某个码值实际命中概率与理想概率的偏差。
   • INL：DNL的累积和。 在FPGA里，可以通过逻辑分析仪（ILA）抓取大量原始码值，导出到电脑上用Python或MATLAB进行统计分析。

3. 利用ILA进行实时调试：Vivado的ILA（集成逻辑分析仪）是调试TDC的利器。可以抓取start_pulse，stop_pulse，therm_code， 编码后的bin_out等关键信号。通过设置触发条件（如start_pulse上升沿），观察一次完整的测量过程，验证延迟链传播和采样是否正常。

4.3 常见问题与排查技巧实录

问题1：综合后延迟链“消失”或变短。

• 现象：仿真正常，但综合后的网表里，CARRY4链不见了，或者级数远少于代码中实例化的数量。
• 原因：Vivado综合器（Vivado Synthesis）进行了激进的优化，认为这是一条无逻辑功能的冗余路径，将其优化掉了。
• 解决：
  • 确保代码中使用的是原语实例化，如上文所示。
  • 在代码中为关键信号添加(* keep = “true” *)或(* dont_touch = “true” *)等Verilog属性，告诉工具保留这些层次和网络。

  (* dont_touch = “true” *) wire [31:0] chain_out;

  • 在XDC约束文件中使用set_property DONT_TOUCH true [get_nets {chain_out[*]}]。
  • 检查综合设置，尝试将“-flatten_hierarchy”设置为“none”或“rebuilt”。

问题2：测量结果跳动大，重复性差。

• 现象：即使测量固定延迟，TDC输出值也在一定范围内随机跳动。
• 原因：
  • 亚稳态：stop_pulse采样由延迟链驱动的异步信号chain_out时，如果stop_pulse的边沿正好在chain_out某个触发器（FF）的建立/保持时间窗口内，就会导致亚稳态，输出非‘0’非‘1’的中间值或振荡，最终表现为码值跳动。
  • 电源噪声：FPGA核心电压的微小波动会影响晶体管开关速度，从而改变延迟链的绝对延迟。
  • 串扰：相邻信号线之间的耦合噪声可能干扰延迟链上的信号。
• 解决：
  • 针对亚稳态：这是无法完全消除的，但可以缓解。可以采用“双寄存器同步器”对stop_pulse信号进行同步处理（如果它来自异步域），但注意这会引入固定延迟。更重要的，是对采样得到的therm_code进行“去气泡”滤波，如上文编码器所做的。
  • 平均滤波：在数字后端进行多次测量（如64次）然后取平均，可以显著降低随机误差，提高信噪比。
  • 改善电源：为FPGA核心供电使用低噪声LDO，PCB上增加去耦电容。
  • 布局隔离：将TDC核心布局在相对“安静”的区域，远离高速IO、收发器、时钟生成模块等噪声源。

问题3：非线性误差大，测量值随真实时间呈“S”型曲线。

• 现象：校准后，测量值与真实值之间存在系统性的非线性偏差。
• 原因：延迟链上不同位置的延迟不均匀。链头、链尾和中间的单元延迟可能不同，布线长度也可能有差异。
• 解决：
  • 精细布局约束：这是最根本的方法。使用更严格的Pblock约束，将整个延迟链限制在尽可能小的相邻SLICE内，并尝试让工具或手动布局使其呈一条直线。
  • 软件校正：通过码密度测试得到每个码值对应的实际延迟误差表（查找表LUT）。在实际测量时，用原始码值作为地址去查这个LUT，得到校正后的时间值。这需要在FPGA内部或上位机存储一个校正表。
  • 采用差分结构：例如，使用两条相同的延迟链，一条测量START到STOP，另一条测量一个参考时间，通过差分抵消部分共模的非线性误差。但这会使设计复杂一倍。

问题4：Vivado实现时报时序违例，但功能似乎正常。

• 现象：实现后报告stop_pulse时钟域有建立时间（Setup Time）违例。
• 原因：stop_pulse作为时钟，驱动了数十个采样触发器。如果这个信号没有通过全局时钟网络（BUFG）驱动，那么到达各个触发器的时钟偏移（Skew）会很大，可能导致时序问题。同时，从延迟链到触发器的数据路径被我们设为了false_path，但工具可能仍然会检查时钟网络本身的特性。
• 解决：
  • 确保stop_pulse使用全局时钟资源。在代码中，使用IBUFG和BUFG原语或约束来保证。

  wire stop_pulse_ibufg; wire stop_pulse_bufg; IBUFG ibufg_inst (.I(stop_pulse), .O(stop_pulse_ibufg)); BUFG bufg_inst (.I(stop_pulse_ibufg), .O(stop_pulse_bufg)); // 将 stop_pulse_bufg 连接到采样寄存器时钟端

  • 在XDC中为stop_pulse创建时钟约束，但将其路径设为false_path或async_group，明确告知工具这是异步时钟域。
  • 如果违例仅出现在少数路径且余量很小，可以检查是否因布局不合理导致布线过长。加强布局约束可能有助于改善。

5. 高级优化与扩展思路

当基本版本的TDC工作稳定后，可以考虑以下方向进行优化和扩展，以提升性能或适应更复杂应用。

5.1 利用MMCM/PLL进行粗粒度时间测量

单一延迟链的量程有限（通常几十纳秒）。要测量更长时间间隔（微秒级），可以结合FPGA内的混合模式时钟管理器（MMCM）或锁相环（PLL）。

“粗”+“细”两级测量架构：

1. 粗计数器：使用一个高频系统时钟（如200MHz）驱动一个二进制计数器。START信号清零并启动计数器，STOP信号锁存计数器值。这提供了“粗”时间，分辨率是时钟周期（例如5ns），但量程很大。
2. 细测量（TDC核心）：用上述的延迟链TDC测量START信号与其后第一个时钟上升沿之间的时间（T1），以及STOP信号与其后第一个时钟上升沿之间的时间（T2）。这两个都是小于一个时钟周期的时间。
3. 时间合并：最终时间间隔T_total = (N_coarse * T_clk) + T1 - T2。其中N_coarse是粗计数器的值。这样，既保持了高分辨率（皮秒级），又扩展了量程。

5.2 多通道TDC与资源复用

在很多应用中（如激光雷达、粒子物理探测器），需要同时测量多个通道的时间间隔。为每个通道独立实现一个完整的TDC会消耗大量资源。

资源复用策略：

• 共享编码器与处理逻辑：可以为多个延迟链和采样寄存器阵列配备一套共享的编码器和控制状态机，通过时分复用的方式轮流读取各通道的数据。这要求测量速率不能太高，且需要设计仲裁逻辑。
• 基于Tapped Delay Line (TDL)的粗编码：另一种思路是使用一条很长的延迟链，但用少量分布在链上的抽头（taps）进行粗编码，快速定位时间间隔落在哪个大区间内，然后再用该区间内的一段精细延迟链进行细测量。这可以减少高精度编码器的位数和复杂度。

5.3 动态校准与温度补偿

LSB值T_lsb会随芯片结温变化而漂移。对于高精度应用，需要动态跟踪和补偿。

• 内置温度传感器：Xilinx FPGA内部有片内温度传感器（XADC）。可以定期读取芯片温度，建立一个温度与T_lsb的查找表或拟合公式，在线进行补偿。
• 背景校准：在系统空闲时，或在测量间隙，自动切换到校准模式，用参考时钟刷新T_lsb系数。这需要设计更智能的控制状态机。

5.4 与处理器系统集成

将TDC作为FPGA中的一个IP核，通过AXI-Lite或AXI-Stream接口与软核处理器（如MicroBlaze）或硬核处理器（Zynq中的ARM）集成，是构建复杂测量系统的标准做法。

• AXI-Lite：用于处理器配置TDC的控制寄存器（如启动/停止测量、选择通道、读取校准系数）。
• AXI-Stream：用于将高速、连续的测量数据流式传输到处理器的内存（DDR）中，或直接送到另一个IP核（如DMA）进行后续处理。
• 使用Vivado IP Packager：将设计好的TDC RTL代码封装成标准的Vivado IP，这样可以在Block Design中像拖放其他IP一样使用它，大大提高设计的复用性和可维护性。

实现一个稳定可靠的FPGA-TDC是一个系统工程，涉及从底层硬件原语、中间层数字设计、到顶层系统架构和软件算法的方方面面。每一次调试和优化，都是对FPGA内部物理特性更深入的理解。当看到自己设计的TDC能够稳定地输出皮秒级分辨率的时间测量值时，那种对硬件掌控感带来的满足，是单纯调用一个现成IP无法比拟的。

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