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简介：本资源是一套基于Quartus II平台、采用Verilog语言实现的时间数字转换器（TDC）完整FPGA设计工程，面向数字电路设计初学者及嵌入式测控系统开发者，解决高精度时间间隔测量的硬件实现问题，适用于高速信号同步、激光测距、量子实验时序采集等场景。压缩包共145个文件，涵盖28个Quartus编译数据库（cdb/hdb）、16个核心Verilog源码（v）、7个时序报告（rpt）、5个说明文档（txt）及若干仿真脚本（do）、约束文件（qsf）和调试日志（logdb），总大小1.49MB，结构清晰，模块化程度高，含粗计数器、细计数器、延迟线、FIFO及顶层整合等关键TDC子系统。已有1181人学习下载，资源提供可直接编译运行的RTL代码、配套仿真激励与适配后报告，便于读者理解TDC架构选型、Verilog时序建模要点及Quartus全流程开发实践。

1. 项目概述：在FPGA里造一把“皮秒尺”

最近在做一个高精度时间测量的项目，客户要求分辨率要达到百皮秒量级。市面上专用的时间数字转换器芯片要么太贵，要么接口不灵活，于是琢磨着能不能用手头的FPGA自己实现一个TDC。用Altera的Quartus II（现在叫Quartus Prime）平台，配合Verilog语言，在FPGA内部搭建一个TDC系统，这个想法听起来有点挑战，但实际走通后发现，其核心思想非常巧妙，而且对理解FPGA的底层时序特性大有裨益。

简单来说，TDC就是一把测量时间间隔的“尺子”。不过我们平常的时钟信号就像一把刻度为纳秒（比如100MHz时钟周期10ns）的米尺，要测量皮秒级的变化，相当于要用米尺去量一根头发的直径，直接看是看不出来的。FPGA TDC的魔法就在于，它利用芯片内部固有的、均匀分布但延迟极小的逻辑门和走线，做成了一把“游标卡尺”，通过精细的“内插”法，把测量精度提升到时钟周期以下，甚至达到几十皮秒的水平。这个过程不依赖任何外部高速器件，完全在FPGA内部完成，成本低，灵活性极高。无论你是做激光测距、时间相关单光子计数，还是高速物理实验、通信系统的时间同步校准，掌握这套方法都能让你多一个强大的工具。

2. TDC核心原理与FPGA实现思路拆解

2.1 TDC是什么？为什么需要它？

时间数字转换器，顾名思义，就是将两个事件之间的时间间隔（Start信号和Stop信号之间的差值）转换为一个数字量。在FPGA的世界里，我们最熟悉的时间基准是全局时钟。例如，一个100MHz的时钟，其周期T_clk = 10ns。如果我们用这个时钟去驱动一个计数器，那么计数器每个计数值代表的时间就是10ns。这种方法简单直接，但精度被锁死在了时钟周期，也就是10ns。对于许多需要亚纳秒甚至皮秒级精度的应用，这远远不够。

那么，如何突破时钟周期的限制呢？核心思路是“内插”。想象一下，你有一把最小刻度是1厘米的尺子，现在要测量一个9.3毫米的物体。直接看，你只能读出0厘米或者1厘米，误差很大。但如果你在1厘米的刻度之间再均匀地刻上9条线，变成毫米尺，你就能读出9毫米，精度提高了10倍。FPGA TDC做的就是类似的事情：它把一个时钟周期（粗计数）再细分成很多个非常小的时间单元（细计数），通过测量Start和Stop信号落在这些细小单元中的位置，来实现高精度。

2.2 基于FPGA的“游标卡尺”与“延迟链”

在FPGA里，没有现成的“皮秒刻度尺”。我们用来做“细刻度”的，是FPGA内部最基本的资源：查找表、进位链和布线延迟。这些延迟虽然小（单个单元在几十到几百皮秒），但非常稳定，并且可以通过逻辑单元的有序连接形成一条“延迟链”。

最经典的一种FPGA TDC结构叫“抽头延迟链法”。它的工作原理如下：

1. 构建延迟链：将Start信号输入一串首尾相连的缓冲器（Buffer）或反相器。在FPGA中，我们通常利用专用的快速布线资源，如进位链（Carry Chain），来构建这条链，因为它的延迟小且均匀。
2. 采样与编码：当时钟的上升沿到来时，用一个寄存器阵列同时锁存延迟链上每一个节点的信号电平。此时，Start信号像一道波一样在链上传播，时钟沿“拍下”的瞬间，波前传播到了链上的某个位置。在这个位置之前的寄存器捕获到的是‘1’（高电平，信号已到达），之后的寄存器捕获到的是‘0’（低电平，信号未到达）。这个由‘1’和‘0’组成的序列，其分界点就代表了Start信号相对于时钟沿的精确时间位置。
3. 温度计码到二进制码：上面得到的‘111...000’形式的码被称为“温度计码”。通过一个优先级编码器，我们可以将这个分界点的位置转换成一个二进制数，这个数就是“细计数”值。
4. 粗计数结合：同时，一个由系统时钟驱动的计数器作为“粗计数”，记录完整的时钟周期数。最终的时间间隔 = 粗计数值 × 时钟周期 + 细计数值 × 延迟单元分辨率。

这种方法就像一把游标卡尺，时钟是主尺，延迟链是游标，通过看游标和主尺的哪条刻度线对齐，来读取出更精细的数值。

注意：延迟链的绝对延迟值会随着FPGA芯片的工艺、电压、温度（PVT）变化而漂移。因此，一个实用的TDC必须包含校准环节。通常通过测量一个已知的、长时间间隔（例如多个时钟周期）来反算出当前条件下每个延迟单元的“等效时间分辨率”。

3. Quartus平台下的关键设计实现细节

3.1 工程创建与器件选型考量

打开Quartus Prime，第一件事不是写代码，而是选对芯片。不是所有FPGA都同样适合做TDC。我们需要关注以下几点：

• 底层结构清晰：最好选择逻辑结构规整的器件系列，例如Intel（Altera）的Cyclone IV、Cyclone V、Cyclone 10 LP等。这些系列的底层逻辑单元（LE）和进位链结构文档齐全，行为相对可预测。高端系列如Arria 10或Stratix 10虽然性能更强，但其更复杂的自适应逻辑模块结构可能让延迟链的布局布线变得不可控，初期反而增加调试难度。
• 资源与速度等级：TDC延迟链会消耗一定的逻辑资源。选择一个资源充裕的芯片，给布局布线工具留出优化空间。速度等级越高，通常意味着芯片的硅片性能更好，内部延迟更小、更一致，有利于提高TDC的分辨率和线性度。在成本允许下，选择速度等级较高的器件。
• I/O特性：如果你的Start/Stop信号来自外部，需要关注FPGA对应引脚的支持电平、输入延迟特性。对于极高精度要求，可能需要对输入信号进行专用时钟网络（Clock Network）的分配和调整。

在Quartus中创建工程时，务必准确选择器件型号和封装。在“Settings” -> “Device”中完成选择后，一个容易被忽略但至关重要的步骤是设置正确的时序约束。尽管TDC测量的是亚时钟周期的延迟，但整个系统的同步逻辑（如粗计数器、控制状态机）仍需满足时钟约束。使用“TimeQuest Timing Analyzer”工具，为你的系统时钟创建一个基本的时钟约束（create_clock）。这能保证工具不会将TDC路径上的逻辑优化到其他不相关的时序路径中，干扰延迟链的稳定性。

3.2 利用Verilog构建延迟链与编码器

这是整个设计的核心硬件描述部分。我们将用Verilog来描述延迟链和采样编码逻辑。

3.2.1 手动实例化进位链构建延迟链

为了获得稳定、可重复的延迟，我们通常不依赖综合工具自动推断逻辑，而是手动实例化FPGA的原语（Primitive）来构建链。在Intel FPGA中，进位链是理想的选择。每个逻辑单元（LE）都有一个进位链连接。下面是一个简化的示例，展示如何用carry原语构建一条N级的延迟链：

module carry_chain_tdc #( parameter TAP_NUM = 32 // 延迟链的抽头数量，决定细计数的范围 )( input wire start_pulse, // 起始脉冲 input wire sample_clk, // 采样时钟 output reg [4:0] fine_code // 细计数编码输出，5位可表示32个状态 ); // 进位链信号声明 wire [TAP_NUM:0] carry_chain; // 比特0到比特TAP_NUM // 采样寄存器阵列 reg [TAP_NUM-1:0] tap_regs; // 将起始信号接入进位链头 assign carry_chain[0] = start_pulse; // 使用generate块循环实例化进位链原语 genvar i; generate for (i=0; i<TAP_NUM; i=i+1) begin : gen_chain // 这里使用Altera/Intel的进位逻辑原语（具体名称可能因系列而异） // 例如，在Cyclone IV中，一个LE的进位逻辑可以这样描述： // 实际中，更严谨的做法是使用Quartus提供的库文件中的原语，如`cycloneiv_lcell_comb` // 下面是一个概念性描述： // `carry_chain[i+1] = carry_chain[i];` // 这代表了通过一个缓冲单元的延迟 // 由于直接使用行为描述会被综合工具优化，我们通常用一个LUT实现反相或缓冲功能，并连接进位 // 示例：一个带进位输入的查找表 wire lut_out; assign lut_out = ~carry_chain[i]; // 简单反相器模型，实际用LUT实现 // 关键：将进位输出连接到下一级进位输入 assign carry_chain[i+1] = carry_chain[i]; // 实际应通过原语连接，此处为示意 end endgenerate // 采样过程：在采样时钟沿，锁存延迟链上每个抽头的状态 always @(posedge sample_clk) begin for (integer j=0; j<TAP_NUM; j=j+1) begin tap_regs[j] <= carry_chain[j+1]; // 采样每个节点 end end // 温度计码到二进制码的编码器（优先级编码器） always @(*) begin fine_code = 5‘d0; // 默认值 for (integer k=TAP_NUM-1; k>=0; k=k-1) begin if (tap_regs[k] == 1‘b1) begin fine_code = k; // 找到最高位的‘1’，其索引即为细计数值 break; end end end endmodule

重要提示：上面的代码是高度简化的概念模型。在实际的Quartus工程中，为了精确控制布局布线并获得可预测的延迟，必须使用器件对应的原语库（Primitive Library）中的元件进行实例化。例如，对于Cyclone IV，你需要研究cycloneiv_atom.v或altera_mf.v等库文件，找到正确的进位逻辑单元（如cycloneiv_lcell_comb）并正确连接其cin（进位输入）和cout（进位输出）端口。直接使用行为级描述（如assign carry_chain[i+1] = carry_chain[i];）几乎肯定会被综合工具优化掉，导致延迟链无法形成。

3.2.2 粗计数器与数据合并模块

延迟链给出了一个时钟周期内的精细位置，我们还需要一个计数器来记录跨越了多少个完整的时钟周期。这个计数器运行在采样时钟下。

module coarse_counter #( parameter COARSE_WIDTH = 16 )( input wire clk, input wire reset, input wire measure_en, // 测量使能，通常由Start信号触发，Stop信号结束 output reg [COARSE_WIDTH-1:0] coarse_val ); always @(posedge clk or posedge reset) begin if (reset) begin coarse_val <= {COARSE_WIDTH{1‘b0}}; end else if (measure_en) begin coarse_val <= coarse_val + 1‘b1; end // 当measure_en为低时，计数器保持 end endmodule

最终，在Stop信号到来时，我们需要同步地捕获此刻的粗计数值和细计数值，并将它们合并。合并时需要注意细计数可能发生的“溢出”问题：当Start和Stop间隔超过一个时钟周期时，如果Stop时刻的细计数值小于Start时刻的细计数值，说明粗计数器需要多计一个周期。这通常需要一个同步状态机来处理。

3.3 布局布线约束：锁定你的“尺子”

写完RTL代码只是第一步。如果不加约束，Quartus的布局布线工具（Fitter）会自由地将逻辑单元放置在任何它认为合适的位置，以优化全局时序和面积。对于TDC来说，这是灾难性的——延迟链必须被放置在物理上相邻的逻辑单元内，以确保延迟的连续性和线性度。

我们需要使用位置约束（Location Constraints）来将构成延迟链的LE锁定在芯片的某个特定区域（例如，某个逻辑阵列块LAB内的一列LE）。这可以通过Quartus的Assignment Editor或者直接在QSF文件中添加约束来实现。

1. 在Assignment Editor中操作：

   • 打开Assignment Editor。
   • 在“To”列，输入你的延迟链模块顶层实例名，或者使用通配符定位到生成（generate）块内的寄存器。
   • 在“Assignment Name”列，选择LOCATION。
   • 在“Value”列，输入具体的LAB和LE坐标，例如LAB_X1_Y1_LE[0..31]，表示锁定在LAB (X1, Y1) 的前32个LE上。具体的坐标需要根据你的芯片布局图（Chip Planner）来确定。

2. 在QSF文件中直接编写：

   set_instance_assignment -name LOCATION LAB_X1_Y1_LE0 -to gen_chain[0].lut_inst set_instance_assignment -name LOCATION LAB_X1_Y1_LE1 -to gen_chain[1].lut_inst # ... 以此类推，为链上的每个单元指定位置

   同时，为了防止工具优化掉你的关键路径，还需要添加：

   set_instance_assignment -name PRESERVE_FANOUT_FREE_NODE ON -to start_pulse set_instance_assignment -name DONT_TOUCH ON -to gen_chain[*].*

使用Chip Planner进行可视化布局：这是非常关键的一步。编译（全编译）一次设计后，打开Tools -> Chip Planner。你可以看到你的设计被布局到了哪里。找到你的延迟链相关逻辑，检查它们是否被紧密地排列在一起。如果没有，你需要回头调整位置约束。一个理想的延迟链应该像一条直线，沿着LAB的某一列或某一行连续排列。

4. 校准、测试与性能优化全流程

4.1 动态校准：让测量值具有物理意义

未经校准的TDC输出只是一个没有单位的数字码。校准的目的就是建立这个数字码与实际时间（皮秒）之间的换算关系。最常用的方法是测量一个已知的长间隔。

校准步骤：

1. 产生一个精确的、已知时间长度的脉冲信号作为被测间隔。例如，使用一个非常稳定的低频晶振（如10MHz）分频得到一个周期为1us（1000ns）的方波。将这个方波的上升沿作为Start，下一个上升沿作为Stop，理论上时间间隔就是1000ns。
2. 用你设计的TDC去多次测量这个1000ns的间隔，记录下每次的粗、细计数结果。
3. 由于粗计数由系统时钟决定（假设100MHz，10ns周期），在1000ns内，粗计数理论值应为100。但实际测量中，由于Start/Stop信号与时钟的相位关系，粗计数可能在99、100或101之间跳动，同时细计数也会变化。
4. 进行大量测量（例如10万次），统计计算。总时间 = 平均粗计数值 × 时钟周期 + 平均细计数值 ×t_bin。这里t_bin就是我们要求解的单个延迟单元的分辨率。
5. 已知总时间 = 1000 ns，时钟周期 = 10 ns，平均粗计数可算出，那么t_bin = (总时间 - 平均粗计数×时钟周期) / 平均细计数值。
6. 这个计算出的t_bin就是当前PVT条件下，你的TDC的“刻度值”。所有后续的测量结果，都需要用这个t_bin乘以细计数值，再加上粗计数对应的时间，才能得到以秒（或纳秒、皮秒）为单位的物理时间。

实操心得：校准过程需要在不同环境温度下重复进行，可以生成一个t_bin与温度的查找表。在实际应用中，通过温度传感器读取芯片结温，然后查表选择对应的t_bin进行换算，可以显著提高TDC在全温度范围内的精度。

4.2 仿真与上板测试方法

4.2.1 前仿真（功能仿真）在Quartus中，使用ModelSim-Altera或你的第三方仿真工具。重点测试：

• 延迟链功能：编写Testbench，给一个Start脉冲，观察延迟链上各节点的信号传播。由于没有实际的延迟模型，你需要在Testbench中人为地给每级延迟链添加一个#1ps或#10ps的传输延迟来模拟行为。检查采样寄存器阵列是否能正确捕获到“波前”。
• 编码器功能：验证温度计码到二进制码的转换是否正确，特别是在全0和全1的边界情况下。
• 粗细计数合并逻辑：模拟跨越时钟周期的情况，验证最终输出是否正确。

4.2.2 后仿真（时序仿真）全编译生成网表后，进行包含实际时序延迟信息的仿真。这一步可以暴露一些前仿真发现不了的问题，如由路径延迟导致的亚稳态或采样错误。重点关注Start信号、采样时钟和Stop信号之间的时序关系。

4.2.3 上板实测与数据采集这是最关键的环节。你需要：

1. 信号发生器：产生高精度的Start/Stop脉冲对。脉冲的宽度、间隔要精确可控。对于初始测试，可以用一个信号源产生两个有固定延迟的脉冲。
2. 逻辑分析仪或高速示波器：用于抓取TDC的原始输出码，并与信号源设定的真实间隔进行比对。逻辑分析仪（如Intel的SignalTap II嵌入式逻辑分析仪）非常方便，可以直接在Quartus中插入，抓取FPGA内部的信号。
3. 数据处理：将采集到的大量原始数据（粗、细计数）导入到MATLAB或Python中进行处理。计算t_bin，分析测量的精度（分辨率）、线性度（DNL、INL）和稳定性（单次测量精度）。

4.3 性能瓶颈分析与优化技巧

设计一个可用的TDC不难，但设计一个高性能的TDC需要反复打磨。以下是常见的瓶颈和优化方向：

• 非线性（DNL/INL）：这是TDC最重要的性能指标之一。理想情况下，延迟链上每个单元的延迟应该完全相等。但实际上，由于工艺偏差和布线差异，延迟会有波动，导致某些“码”对应的实际时间宽度偏大或偏小。这称为微分非线性（DNL）和积分非线性（INL）。

  • 优化：a)增加链长，进行平均：使用更长的延迟链，但每个“码”由多个相邻抽头的状态共同决定（例如使用“游标”法或“波叠加”法），可以平均掉随机误差。b)精心布局布线：严格的位置约束和区域约束是关键。c)数字校准：通过测量每个码的实际宽度，在后续数据处理中进行软件补偿。

• 死区时间与测量范围：TDC在完成一次测量后，需要时间来处理数据和复位，这段时间内无法响应新的测量，称为死区时间。此外，细计数只能覆盖一个时钟周期，测量范围受限于粗计数器的位数。

  • 优化：采用多通道交替测量或流水线结构。例如，设计两条相同的延迟链，当一条链在进行测量时，另一条链可以处理数据，从而几乎消除死区时间。对于范围，只需增加粗计数器的位宽即可。

• 温度与电压漂移：如前所述，t_bin会随PVT变化。

  • 优化：实现在线实时校准。可以在FPGA内设计一个校准环，定期（例如每秒一次）测量一个由内部PLL或计数器产生的精确参考间隔，动态更新t_bin系数。这需要额外的逻辑资源，但能极大提升长期稳定性。

• 亚稳态与同步问题：Start/Stop信号是异步的，采样时钟是同步的，这必然存在亚稳态风险。

  • 优化：对异步的Start/Stop信号进行两级或三级寄存器同步，再送入测量核心。虽然这会引入固定的同步延迟，但这个延迟是固定的，可以在校准中扣除。确保同步寄存器放置在高扇出、高性能的全局时钟网络驱动的寄存器上。

5. 常见问题、调试技巧与避坑指南

在实际操作中，你会遇到各种各样的问题。下面是我在多次项目中总结的一些典型问题和解决方法。

5.1 延迟链不工作或输出全零/全一

• 现象：无论Start信号如何，采样到的tap_regs总是全0或全1，或者是一个不随Start信号变化的固定模式。
• 排查思路：
  1. 检查综合报告：查看Quartus的“Analysis & Synthesis”报告，确认你的延迟链逻辑（特别是手动实例化的原语）是否被识别和保留。工具可能将它们优化合并了。确保你已添加了DONT_TOUCH或PRESERVE约束。
  2. 检查布局：打开Chip Planner，定位你的延迟链模块。看看那些LE是否真的按照你的约束被放置在了相邻的位置。如果它们被分散在各处，延迟链就断了。
  3. SignalTap调试：插入SignalTap，直接抓取延迟链上关键节点的信号。观察Start脉冲到来后，信号是否真的在链上逐级传播。这是最直接的调试手段。
  4. 原语使用是否正确：仔细核对器件手册和原语库文件，确保进位链的输入输出端口连接正确。一个常见的错误是cin和cout接反，或者LUT的功能配置错误。

5.2 测量结果跳动大，精度差

• 现象：测量同一个固定时间间隔，每次得到的细计数值波动范围很大，远超过预期。
• 排查思路：
  1. 电源噪声：FPGA内部的延迟对电源电压非常敏感。检查你的板卡电源设计，核心电压（如VCCINT）的纹波是否过大。在电源引脚附近增加高质量的退耦电容（如10uF钽电容+0.1uF陶瓷电容组合）。
  2. 时钟抖动：采样时钟的质量直接影响测量精度。如果使用FPGA内部的PLL，确保其参考时钟源（晶振）干净、稳定。尽量使用低抖动的晶振，并让时钟走线远离噪声源。
  3. 信号完整性：Start/Stop信号的走线如果过长或匹配不好，会产生振铃和边沿退化，导致触发点时间不确定。尽量使用短而直的走线，必要时进行端接匹配。
  4. 地平面：确保有一个完整、低阻抗的地平面，为高速信号提供良好的回流路径。
  5. 环境干扰：远离大功率器件、开关电源等强干扰源。

5.3 线性度不好（DNL/INL大）

• 现象：校准后，测量值虽然平均准确，但误差分布不均匀，某些特定码值对应的误差系统性偏大或偏小。
• 排查思路：
  1. 布局布线不均匀：这是最主要的原因。即使你将LE约束在同一列，它们之间的布线也可能因为绕线资源紧张而变得曲折，导致延迟不均匀。尝试将延迟链约束在芯片中央区域，这里的布线资源通常更均匀。也可以尝试不同的布局方向（水平链 vs 垂直链）。
  2. 逻辑资源竞争：如果延迟链所在的LAB内还有其他活跃的逻辑，可能会通过共享的布线资源产生耦合干扰。尝试将TDC逻辑隔离在一个独立的LAB区域，甚至是一个独立的时钟区域。
  3. 使用更高级的结构：对于要求极高的应用，可以考虑“环形振荡器TDC”或“抽头延迟线+游标”等更复杂的结构，它们天生具有更好的线性度，但设计和调试也更复杂。

5.4 资源占用过高或时序报错

• 现象：编译后资源占用率很高，或者TimeQuest报告建立/保持时间违例。
• 排查思路：
  1. 优化编码器：优先级编码器如果级数过长（链很长时），可能形成关键路径。可以将其流水线化，或者改用查找表（LUT）实现的并行编码结构。
  2. 减少链长：在满足分辨率要求的前提下，不要盲目增加延迟链长度。更长的链意味着更多的资源、更长的编码器路径和更严重的非线性。可以通过提高采样时钟频率来扩大单个码代表的时间范围，从而用较短的链覆盖一个时钟周期。
  3. 放松非关键路径约束：确保你的时序约束只施加在系统时钟域上。对于延迟链内部的路径，它们是用于产生延迟的，不应该被普通的时序分析工具约束。可以使用set_false_path或set_max_delay -datapath_only命令，将这些路径从时序分析中排除，避免无关的报错。

调试FPGA TDC是一个需要耐心和细致观察的过程。从仿真到上板，从功能实现到性能优化，每一步都可能遇到意想不到的问题。我的经验是，从简入繁：先用最短的链、最简单的逻辑实现基本功能，在SignalTap下看到正确的波形；然后再逐步增加链长，优化布局，添加校准逻辑。每做一步修改，都进行充分的验证。记录下每次编译的布局布线图（Chip Planner截图）和测试数据，对比分析变化产生的影响，这样你就能越来越深刻地理解FPGA内部的世界，真正驾驭这把“皮秒尺”。

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