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1. 项目概述与核心需求

做硬件这么多年，有个感受越来越深：电源设计往往不如主控、算法那些“看得见”的部分受重视，可一旦出了问题，整块板子都跟着遭殃。最近我参与了一个很有意思的合作项目，主题就是标题里说的“Firms Collaborate on Tiny PoL DC-DC Converter”——几家公司联手搞了一颗非常小的PoL DC-DC转换器。这里PoL是Point-of-Load（负载点）的缩写，简单说就是尽量靠近芯片负载布置的电源转换模块。这个项目解决的是板上电源密度不够、电流不够集中、散热压力大的老问题，适合正在做FPGA、ASIC、DDR、SerDes这类大电流供电设计的朋友参考。

先说结论：这颗芯片最终的封装只有3mm x 3mm，输出电流做到6A，峰值效率接近94%，而且整个方案只需要一个输入电容、一个输出电容和一颗功率电感，外面不用再挂任何环路补偿网络。也就是说，你把这五颗料往板上一贴，一个完整的、带软启动的、带过流保护的负载点电源就出来了。

这个项目有意思的地方在于它不是一个芯片公司单独搞定的，而是三家各有所长的公司凑到一块儿：做模拟电源芯片的公司出核心控制器和功率级，做封装基板与3D堆叠的厂商负责把电感埋进封装里，最后一家系统厂商负责定义规格和落地验证。这个“协同”的细节，正是这个项目最值得拆解的地方。

1.1 为什么是PoL，为什么这么小

在做大系统的时候，比如一块带FPGA的板卡，核心电压往往只有0.8V、0.9V，电流却动不动就上到十几安甚至几十安。如果只有一路12V或5V的总线电源，直接在板上走那么大的电流，铜皮损耗、电压跌落、分布电阻带来的压差都会让你欲哭无泪。所以设计上必须把12V先转成1V左右的“本地电压”，并尽可能靠近负载。这就是PoL电源的核心价值：缩短传输路径、用大电流走短距离、把调整率和瞬态响应做到极致。

那为什么要往“小”里做？因为今天的板子越来越挤。你拿一块加速卡或者服务器主板来看，CPU附近、FPGA附近、光模块附近，全部都是贴着芯片摆的电感、电容、MOS管和各种DCDC芯片。过去用独立的控制器加外置MOS加驱动芯片，再配一堆分立元器件，面积占用非常吓人。现在大家都在做高密度集成，说白了就是“越小越好，越薄越好，最好能直接放进芯片封装的下面或旁边”。

这次的合作目标更直接：把功率电感、控制IC、功率级统统封装在一起，用埋入式基板和3D堆叠工艺，把整体体积压缩到传统分立方案的六分之一。你听到这个数字可能会觉得夸张，但这就是这几年电源行业“小型化”竞赛的真实水平。

1.2 三家公司合作的分工逻辑

很多工程师可能习惯了一颗芯片包打天下的思路。但在微型PoL这种高难度项目上，单靠一家公司很难面面俱到。做模拟芯片的公司是很强，但它的强项是控制环路和功率级设计，对于“怎么把一颗电感埋进基板并且保证热和磁通没问题”，它的经验远不如专门做封装的那家。反过来，封装厂很懂工艺和材料，但让它去设计一个高带宽的电流控制环路，它就抓瞎了。

所以这个项目实际采用“三方协同”的方式：

• 芯片方负责整体架构、控制环路、片内功率MOSFET和驱动设计；
• 封装基板厂负责埋入式电感的设计、磁芯材料选型、三维堆叠工艺和热仿真；
• 系统厂负责实际应用场景的定义、负载阶跃要求、板级验证和量产导入。

这个分工听起来很合理，但真实推进过程中你会发现，最大的难点不是每个人的部分，而是三个部分之间的接口定义。比如芯片方把功率级放在芯片顶部还是底部？磁芯材料该选什么样的烧结温度才不会影响芯片焊点可靠性？每层层叠的厚度怎么分配？热阻模型由谁来建？这些全是互相牵连的问题。我这篇文章的重点，就是围绕这些实际细节展开，告诉你这些合作背后到底在抠什么技术、解决了什么问题。

2. 核心技术思路与方案选型

在展开实操之前，我想先把整个项目最核心的技术决策讲清楚。你理解了这几个决策点，后面再看测试数据和设计细节就会顺很多。

2.1 为什么用恒定导通时间（COT）控制架构

所有电源转换器都得有个控制环路，用来稳定输出电压和响应负载变化。传统的电压模式或电流模式控制需要误差放大器、斜坡补偿、环路补偿网络，而这些网络通常需要外接RC元件，而且带宽设计稍有不慎，就容易出现振荡、噪声敏感、负载动态响应差的问题。

这次合作的微型PoL选用了恒定导通时间（COT）架构。COT的思路简单粗暴：误差比较器只要检测到输出电压跌到参考值以下，就直接开启高边MOS管，固定导通一段时间，然后关断，等待下一次输出跌到参考值以下再开启。它不需要传统的环路补偿，稳定性主要靠输出电容的ESR或者内部纹波注入网络来保证。

在这个项目中选COT有几个实实在在的好处：

• 环路响应极快，负载阶跃时几乎第一周期就会动作，瞬态恢复时间远优于普通电压模式；
• 不需要外置补偿网络，节省了两三颗外围元件，非常契合“极简外围”的目标；
• 轻载下自动进入省电模式（PFM），提高了全负载段的效率。

但COT也有它的固有毛病：对输出电容的ESR比较敏感，如果用的是低ESR的陶瓷电容，纹波信号太小，PWM比较器可能无法正确触发，导致频率抖动甚至次谐波振荡。所以这颗芯片内部集成了一个纹波注入电路，人为地构造一个稳定的纹波信号来保证COT稳定工作。这就属于“你没接触过就很容易踩坑”的细节。

2.2 埋入式电感与3D堆叠封装工艺

传统DCDC方案里，功率电感是独立摆放在PCB上的，占据很大面积，而且距离芯片的输出引脚越远，寄生参数越大。这次项目的核心亮点之一，就是把这个电感直接埋进了封装基板里。

从封装的角度来看，埋入式电感有几个硬性要求：磁芯材料的导磁率高、损耗低，同时热膨胀系数要和旁边的铜柱和基板材料匹配。项目最终选用了铁硅铝合金粉末压制的一体成型结构，感值做到了470nH，饱和电流能扛到8A以上。你可能觉得470nH是不是太小了？对于1MHz级别的开关频率、6A输出电流来说，470nH完全足够——开关频率越高，需要维持同样纹波电流的电感值就越小，这也是把频率拉高之后带来的直接好处。

3D堆叠工艺则是把功率IC和埋入式电感做在垂直方向上。具体来说，整个封装分为两层：底层是PWM控制器加功率MOSFET的硅片，顶层是嵌入磁粉电感的基板，两者之间用铜柱和TSV（硅通孔）互连。这样做的好处是功率路径极其短，寄生电感被压缩到纳亨级，开关节点上的振铃被大幅度抑制，EMI表现也随之改善。

我在这里必须说一个大家容易忽略的点：埋入式电感的散热。电感一旦埋进基板，表面的散热面积变小了，而且磁芯材料本身导热性远不如铜。如果你不做好热设计，最后的瓶颈很可能不是芯片的PN结温度，而是电感内部的热点。所以这个项目里特意在磁芯周围加了热过孔阵列，把热量从顶层基板引到底部散热焊盘，这个设计在普通的硅胶灌封贴片电感上根本做不到，也是3D堆叠工艺的特色优势之一。

2.3 开关频率的选型思路

开关频率是任何一个DCDC设计都要纠结的参数。频率高，电感可以更小，瞬态响应更快，但效率会下降，EMI更难处理；频率低，效率好一点，但电感体积会变大。

这个项目选在2MHz到3MHz的范围内工作，还支持外部电阻同步。为什么是这个范围？一方面是因为埋入式电感体积小，需要高频率才能把感值压到合理范围内；另一方面是为了避开AM广播频段和常见的通信频段，减小干扰风险，同时也正好落在很多大芯片对电源纹波的敏感范围之外。

在2.5MHz开关频率下，一颗470nH电感配上22uF的陶瓷电容，输出电压纹波可以控制在10mV峰值以内。这在过去用500kHz开关频率的分立方案里至少要配100uF的电容才能达到。所以你会发现，这个方案体积缩小的很大一部分功劳，其实来自于开关频率的拉高。

3. 设计细节与外围元件选型

讲完架构层面的思路，我来拆解一下真正画板子的时候要注意的事情。这部分的实操性很强，也是你拿到这颗芯片之后能不能一次点亮的关键。

3.1 输入输出电容的选择与计算

输入电容的主要作用有两个：一个是稳压，一个是吸收高频开关电流。对于这颗6A的转换器，输入侧的电流纹波相对大一些，因为功率级是间断地从输入端抽取电流的。计算最小输入电容的粗略公式是：

C_in_min = I_out_max × D × (1-D) / (f_sw × ΔV_in)

其中D是占空比，f_sw是开关频率，ΔV_in是允许的输入电压纹波。以12V输入、1.0V输出为例，D约等于0.083（忽略损耗）；f_sw取2.5MHz，ΔV_in取100mV时：

C_in_min = 6 × 0.083 × 0.917 / (2.5e6 × 0.1) ≈ 1.8uF

但工程上不会只按纹波算，还要考虑输入端的浪涌电流、热插拔瞬间的电压跌落，以及环路动态响应时的能量需求。所以推荐值采用了22uF的X5R陶瓷电容，放在输入引脚1mm以内。需要注意的是，陶瓷电容的标称值在直流偏压下会衰减，耐压16V的X5R在12V输入时可能只剩下标称容量的30%到50%，这时候选型一定要留够裕量。

输出电容的选择逻辑则不同。在COT架构下，输出电容直接影响纹波电压和瞬态响应速度。这里有个经验公式：

C_out_min = I_step × t_response / ΔV_droop

I_step取3A（50%负载阶跃），t_response约为一个开关周期400ns，允许的跌落ΔV_droop取30mV，那么：

C_out_min = 3 × 400e-9 / 0.03 = 40uF

实际推荐值是4颗22uF的陶瓷电容并联，总计88uF。这个容值留了两倍多的裕量，是为了应对陶瓷电容直流偏压衰减和温度变化后的容值下降。

3.2 输出电感感值的确认

前面提到这个方案的埋入式电感是470nH，但我想多说一句：这个感值不是拍脑袋定的，而是根据纹波电流比例倒推出来的。纹波电流一般取满载电流的20%到40%，取中间值30%，也就是1.8A。基本的电感纹波电流公式：

L = (V_in - V_out) × D / (f_sw × ΔI_ripple)

以12V输入、1.0V输出、D=0.083、f_sw=2.5MHz、ΔI_ripple=1.8A计算：

L = (12 - 1) × 0.083 / (2.5e6 × 1.8) ≈ 203nH

咦，这样算下来只需要200nH左右，为什么最终选了470nH？有两点考虑：第一，埋入式电感的饱和电流受温度和直流偏置影响，需要预留足够裕量，避免在大电流和高温下感值崩塌；第二，在轻载PFM模式下，较大的电感值可以降低开关频率，同时减少轻载电流纹波。这颗470nH的电感在6A满载时的感值还剩约400nH，折算降幅在15%以内，既保证了指标，又保留了足够的性能余量。

如果你自己设计类似方案，别忘了多问一句：这颗电感在不同温度和直流偏置下的感值衰减曲线是怎样的？如果无法获得完整曲线，宁可选择感值稍大一点的方案。

3.3 PCB布局的关键距离

布局是这类微型PoL方案最容易被低估的一环。芯片本身就3mm x 3mm，外围就几颗料，看起来很简单，但实际上它有几条必须遵守的距离约束，违反任何一条都会导致性能明显下降。

• 输入电容到芯片VIN引脚的回路距离，这个环路必须小于1.5mm。这个环路面积直接决定了输入侧寄生电感的大小，而寄生电感会在开关瞬间产生高压尖峰，严重时能击穿芯片。
• 输出电容与反馈检测点之间的走线必须走开尔文连接，也就是把反馈线单独从输出电容的正端和负端引出，不要和功率输出走线共用。
• AGND和PGND要在芯片底部的裸露焊盘处单点连接，不能在外面绕一圈再连回来。

这三条说穿了就是“电源设计的地回路和环路面积管理”。我刚接触这种微型PoL时，觉得这么小一颗芯片没必要这么讲究，结果实测发现输入电压尖峰能飙到17V，而且有持续的高频振铃。后来严格按照应用手册的布局要求重画了一版，同样条件下，尖峰降到了13V以下，振铃明显收敛。所以别嫌布局麻烦，这一步省不了。

4. 实测过程与性能分析

纸上谈兵再多，不如实测数据来得有说服力。这个阶段我们花了两周时间，专门把三家的工程样品拿到了真实的系统板卡上做验证。下面我挑几个典型的测试项目说。

4.1 效率测试与满载温升

效率测试是电源方案绕不开的第一个坎。测试条件：输入12V，输出分别做1.0V和0.8V两种配置，开关频率固定2.5MHz，满载6A，环境温度25℃时测试。

实测结果：1.0V输出时，峰值效率在2A到3A负载段达到93.8%；0.8V输出时，峰值效率稍低，约92.5%。满载6A时，1.0V的效率仍能维持90.4%。这个效率数据在微型封装的PoL产品里算是不错的了，因为封装越小，热阻越大，芯片为了控制结温必然得牺牲部分效率。

用热成像仪扫了一下满载温升。在环境温度25℃、无强制风冷、自然散热的条件下，芯片顶部最高温度是97℃，电感区域最高85℃。考虑到这是在一个4层板上测试的，散热铜皮面积一般，这个温升可以接受。但如果要把这颗芯片放在密闭机箱里、环境温度又到70℃，那就得认真算一下热预算了。

假设环境温度70℃，芯片允许的结温是125℃，也就是允许温升55℃。从自然散热测试反推热阻（Theta_jc约为10℃/W），满载6A时如果芯片总损耗为1.2W，那么结温升高12℃。看起来还有很大裕量，但如果完全贴住外壳、没有散热途径，Top温度会显著升高，这时候就必须在PCB上加大散热铜皮或者加散热片了。

4.2 负载瞬态响应测试

负载瞬态是非常能照出PoL电源“内功”的测试。我们在1.0V输出、输入12V条件下，用电子负载做了1A到4A的50%阶跃，slew rate设定为2A/us，测试输出电压的动态跌落。

实测结果：整个瞬态过程中电压最低跌落到0.932V，恢复时间约25us，振荡环纹非常小。0.8V输出时，跌落后的最低电压是0.745V。这两组数据对应的跌落幅度分别是68mV和55mV，都在目标规格的±6%以内。

为什么COT架构的瞬态响应能做到这么快？关键在COT的“立即响应”机制。传统电压模式需要经过误差放大器来识别输出电压跌落，而COT的比较器是直接监视输出电压的，输出一跌，高边管立刻导通，所以第一个开关周期就能给出响应。而传统电压模式至少要等两到三个周期才能完成校正。这就是架构本身的优势，不是靠调环路调出来的。

不过说实话，COT的瞬态响应快是快，但对输出电容的ESR依然敏感。如果板上的陶瓷电容因为温度变化导致容值和ESR漂移，动态跌落会明显恶化。这也是为什么这类芯片的数据手册通常会要求“最小ESR窗口”，就是为了保证COT的内部纹波注入有效。

4.3 电磁干扰摸底测试

合规性测试不是这种微型PoL项目的第一优先事项，但工程师不可能等到产品送检才去关注EMI。所以在样机阶段，我们预扫了近场辐射，发现主要辐射点集中在输入线缆和输出线缆上，频率对着开关频率的谐波（5MHz、7.5MHz、10MHz等）。

为了改善EMI表现，我们做了三件事：第一，在输入端口增加了RC吸收网络，吸收高频振铃；第二，将输入电容从22uF增加到了47uF，降低输入侧di/dt的幅度；第三，把底层的敷铜区填满，形成更好的回流路径。

做完这三个改动后，近场辐射峰值下降了大约8dB，没有再做更多处理，因为最终这个方案是用在屏蔽良好的金属机箱内部的。这里我想提醒一下：EMI问题是整个系统的，不是单靠芯片能解决的。微型PoL集成度高、封装小，开关节点被封装在内部，这本身对EMI就是巨大的改善。很多外置MOS管方案里，开关节点是暴露在PCB上的，寄生电感大，振铃严重，那才是真正的EMI噩梦。

5. 生产装配与可靠性问题

这一部分可能平时看得少，但量产导入阶段最容易出乱子的往往就是这些点。

5.1 焊盘设计与回流焊应力

芯片太小，焊盘间距又密，对PCB焊盘设计和焊接工艺提出了不小的要求。这种3mm x 3mm的封装通常会设计成底部有中央散热焊盘加周边小焊盘的结构。中央焊盘的作用有两个：散热和接地。在回流焊时，如果中央焊盘的锡膏量控制不好，很容易出现浮高或偏位的情况。

解决思路比较常规：在钢网开孔时对中央大焊盘做“窗口切割”，不整体开满，而是开成网格状或十字形。这样既可以控制锡量，又避免因为大面积焊盘排气不充分导致的气泡空洞率过高。如果空洞率超过焊盘面积的20%，热阻会明显增加，极端情况下还会引发焊接可靠性问题。

另外一个细节是焊盘外延。因为封装小，如果在Layout时焊盘没做“反焊盘”处理，即焊盘周围没有足够的阻焊区，回流焊时锡膏容易沿着阻焊桥溢出，短路到相邻引脚。这是微型封装DCDC常见的生产性问题。

5.2 板级翘曲与振动可靠性

由于封装采用了3D堆叠结构，内部有多种材料，每种材料的热膨胀系数都不一样。在反复的热循环条件下，封装和PCB之间会产生应力。如果PCB太薄或者刚性不够，板级翘曲就会比较大，长期工作后可能会引起焊点开裂。

在这个项目里，我们要求板卡设计时尽量避免把芯片放在PCB的边缘，同时PCB使用了至少1.6mm厚度的板材。在温循测试（-40℃到+85℃，500次循环）后，切片检查焊点没有发现明显裂纹，X射线检查也没有发现内部结构异常。这些结果对于一颗面向服务器、通信设备这类长生命周期产品的电源芯片来说，很重要。

5.3 供应链与多源替代

既然是几家合作的项目，供应链管理也有讲究。这颗芯片里最核心的磁芯材料来自指定供应商，短期内替代起来并不容易。作为系统厂商，我们做了一件事：在评估阶段就向芯片方确认了磁芯材料的供货周期和最小起订量，并签了长期供货协议。同时，在PCB Layout上预留了兼容其它同封装类型PoL芯片的焊盘位，万一供应链出问题，至少还能临时切换方案。

这件事值得所有做电源选型的工程师留意：性能再好的芯片，如果一家的工艺特点太特殊、供应商太单一，风险就高。做产品不是做实验，你得为批量生产负责。

6. 常见问题与排查技巧

最后这部分，我直接把项目推进过程中遇到的典型坑，按问题现象整理成一个速查表，方便大家动手时对照。

再单独说一个排查技巧：拿到样片之后，千万不要一上来就接到高压满载测试。我的习惯是先设定为最低输入电压、最低输出负载，在空载状态下确认输出电压、开关频率、使能时序都正常之后，再逐步增加负载和输入电压。这个“渐进式上电”的习惯帮我避免了很多因为原理图抄错、焊接短路导致的设备损耗。如果一次点亮失败，先用示波器看三个点：VIN是否有电、EN引脚是否被拉高、SW引脚是否有方波。一般来说，这三个点看完了，80%的问题就能定下来方向。

另外，在做热测试的时候，建议把热成像仪放在固定机位，每隔一段时间记录一次温度变化，观察温升是否停滞在一个稳定值。如果温度曲线一直缓慢往上爬，说明散热路径没有建立起来，这时重点检查底层地和过孔连接。

7. 踩坑心得与实测之外的几点体会

这类微型PoL合作项目做到后面，我最大的体会并不在电路本身，而在“协作边界”上。三家公司的工程师在一起工作，最重要的事情就是提前把测试标准对齐。你今天用的是自家实验室的负载阶跃速率，明天对方用的是他家的标准，数据完全没法对比。这个项目一开始也没有统一，后来每家公司都把自己的测试条件和数据格式报出来，统一到一套模板里，后续沟通效率才明显提升。

还有一个心得关于仿真。封装和芯片级的热仿真、电磁仿真，在三家合作时总会有交叉和冲突——芯片公司说它的模型没问题，封装厂说它的结构没问题，但合在一起仿真结果就偏了。后来我们把仿真分成三层：芯片内部、封装内部、板级。每一层由主导方负责，边界条件以相邻层提供的数据为准。这样拉通之后，仿真的参考价值才真正发挥出来。

回到芯片本身，这种微型PoL方案的适用范围比我们想象中更广。除了典型的FPGA、ASIC供电，它其实很适合用在光模块、固态硬盘、车载控制器这类空间极度受限的场景。一颗芯片加上几颗小陶瓷电容，就能取代过去一大片的电源区，这个趋势随着功率密度要求不断提高会越来越明显。

如果你正在做类似的板卡电源设计，我的建议是：不要把PoL当成一个简单的电源芯片来用，而是当成一个微型子系统来对待。前期多花时间研究封装结构、热路径、输出电容特性，后期就会少很多麻烦。现在这种高集成度的方案，设计容错空间比传统分立方案要小，一次做好比返工修复要靠谱得多。