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前阵子实验室整理柜子，翻出几块落灰的DE0-Nano，插上USB线，Quartus里跑了个流水灯，灯一亮，当年折腾FPGA的感觉全回来了。这块巴掌大的板子，用的是Altera Cyclone IV EP4CE22F17C6N芯片，Terasic出品，十多年前的型号，到现在依然是很多人FPGA入门的第一块开发板，也是不少高校数字逻辑课程、电子设计竞赛的老熟人。

DE0-Nano能做的事情比它“入门板”的定位要多得多：跑NIOS II软核、读写SDRAM、驱动ADXL345加速度计、挂ADC做数据采集，甚至配合扩展板做图像处理前端的预处理。它的可玩性不取决于板子本身，而取决于你脑子里有没有数电基础、Verilog写得顺不顺、遇到时序问题会不会排查。这篇文章我会从板载硬件逐模块拆解，到环境搭建、流水灯实操、I2C读加速度计，再到常见的下载失败、掉电丢失、SDRAM不稳定这些坑，一次性把这块板子的底摸清楚。如果你是刚想入手FPGA的学生，或者准备捡起这块老板的爱好者，这篇可以直接当操作手册用。

1. 先看硬件底子：DE0-Nano的配置到底够不够用

1.1 这块板子的定位与整体印象

DE0-Nano的尺寸大概是75mm×55mm，比一张银行卡大不了多少，但板载资源相当密集。核心芯片Cyclone IV EP4CE22F17C6N，属于Altera被Intel收购之前的经典款，EDA工具用Quartus II或Quartus Prime Lite版本。整块板子从上到下依次是：USB Blaster下载电路、JTAG座、8MB SDRAM、64Mbit串行Flash（EPCS64）、ADXL345三轴加速度计、ADC128S022模拟采集、2个按键、8个绿色LED，以及两排2.54mm间距的GPIO扩展口。这么小的面积堆这么多外设，Terasic的布线功力还是可以的。

很多人看到“Cyclone IV”这个系列名，下意识觉得是老旧低端货。实际上Cyclone IV当时主打的是低功耗、低成本，但逻辑资源并不寒碜。EP4CE22里面有22320个逻辑单元、594Kbit的嵌入式存储、66个18×18硬件乘法器、4个PLL，最大用户IO有153个。对比同级别的Xilinx Spartan-6来说，定位很接近。当然，Cyclone IV E系列内部没有高速串行收发器（GXB），也就是说你想直接跑PCIe、万兆网、JESD204B这类高速接口，这块板子物理上不支持，得换Cyclone IV GX或者Arria系列。这就好理解了：DE0-Nano是给你学数字逻辑、处理器软核、基础信号处理的，不是给你做高速背板设计的。

1.2 选型背后的考量：为什么是EP4CE22

如果你接触过其他入门开发板，会发现很多板子用的是EP4CE6、EP4CE10这种更小的芯片，DE0-Nano直接上到EP4CE22，逻辑单元多了一倍以上。这个选择的直接好处是：跑NIOS II软核的时候不会被资源卡死。我自己试过在EP4CE6上硬塞一个带外设的NIOS II，编译完占用了超过85%的逻辑单元，加一个自定义IP都提心吊胆。而在EP4CE22上，同样的设计大概只占40%~50%，还有余量做调试和扩展。

另外EP4CE22的封装是BGA-256，引脚数量够多，板子上预留的两组GPIO才能以“Arduino兼容”的形式引出足够多的IO。Terasic官方给的DE0-Nano引脚分配表里，GPIO口不仅引出了普通IO，还带上了3.3V、5V、GND，这意味着你可以直接插Arduino的扩展模块——舵机驱动板、OLED屏、传感器模块，拿来即用，省去飞线。

注意一点：BGA封装意味着焊接难度大，如果芯片虚焊或者板子摔了，你自己修起来非常麻烦。所以平时插拔排线的时候要温柔一点，别大力压板子。这个后面讲常见问题的时候会再提。

2. 板载模块逐个拆解：每个外设都能干什么

2.1 SDRAM与Flash：运行软核和固化程序的基础

DE0-Nano板载一颗IS42S16400J SDRAM，容量8MB，16位数据总线。这颗片子是很多嵌入式开发板上的常客，属于经典的64Mbit SDRAM。FPGA本身内部也有存储，但都是小容量的块RAM，跑一个像样点的NIOS II系统、存一帧图像数据、做音频缓冲，内部RAM根本不够用。所以这块外部SDRAM的作用就很明确了：给软核跑程序的运行空间、做数据缓存和FIFO深度的扩展。

SDRAM的读写不像SRAM那么直接，它有预充电、激活、刷新这些操作，需要一个状态机来管理。FPGA工程师通常直接调Quartus里的SDRAM Controller IP核，IP核会帮你把刷新逻辑、命令序列打包好，你只需要读时序图了解latency怎么配就行。但有个坑：IP核默认的时序参数不一定匹配你板上这颗SDRAM，比如CAS Latency是2还是3，要对着IS42S16400J的数据手册查清楚。配置错了会出现一个现象——单次读写没问题，跑久了或者连续高频读写就随机出错。我遇到过很多次，后来养成习惯：新建工程先查SDRAM型号的datasheet，把CAS、tRCD、tRP这些参数手动填进IP核。

Flash方面，EPCS64是一颗64Mbit的串行配置Flash，在DE0-Nano上既承担FPGA配置存储功能，也留出了一部分空间给用户存储数据。这里要区分两个概念：“配置”和“固化”。你用JTAG下载.sof文件，是直接配置到FPGA的SRAM里，掉电就没了。想上电自动加载程序，需要把.sof转成.jic文件，通过JTAG烧写到EPCS64里。这个过程Quartus里的Convert Programming File工具能处理，后面实操章节我会给完整步骤。

2.2 ADXL345加速度计与板载ADC：传感器的入门实训单元

板上左上角那颗小的IC是ADXL345，三轴加速度传感器，量程可以配置为±2g到±16g，I2C和SPI两种接口都支持。DE0-Nano上默认用的是I2C接口，SDA和SCL引到了FPGA的特定引脚上。这个传感器在很多DIY项目里都见过，手机的方向感应、姿态检测模块很多就是它或者它的后续型号。在FPGA上驱动ADXL345，核心要解决两件事：一是I2C协议的时序，包括起始条件、停止条件、ACK响应；二是ADXL345的寄存器配置，比如要先把POWER_CTL寄存器写入0x08退出待机模式，再读取DATAX0、DATAX1等六个寄存器拿到XYZ轴的原始数据。

板载的另一颗芯片是ADC128S022，8通道12位ADC，SPI接口。这颗ADC的采样率最高能到200kSPS，用于采集模拟电压信号足够了。配合板上的电位器或者外部输入模拟信号，可以做一个简易示波器或者电压采集器。DE0-Nano上的ADC接口同样引到了GPIO排针附近，方便你外接信号。FPGA侧需要写一个SPI主控制器来读转换结果，关键是控制好CS引脚的电平时序和SCLK频率，这些在ADC128S022的datasheet里写得很清楚。

2.3 按键、LED与GPIO扩展：连接外部世界的窗口

DE0-Nano上有两个按键，默认低电平有效，按下是0，松开是1。8个绿色LED直接连到FPGA引脚，作为输出指示。这些看起来简单的资源，却是FPGA学习里最重要的验证工具。我给学生建议的练习顺序是：按键控制LED、按键消抖、按键计数、LED显示状态机状态。所有复杂设计的输出最终都落到LED上，所有交互输入都从按键开始，不要小看这些基础模块。

GPIO方面，DE0-Nano引出了两组2×10的排针，间距2.54mm，兼容Arduino Uno R3的Shield接口布局。每组排针提供8个用户IO、3.3V、5V、两个GND，还有一个模拟参考电压引脚。这意味着市面上大量的Arduino扩展板可以直接插在DE0-Nano上，比如七段数码管模块、OLED屏幕、PS2键盘接口、ULN2003步进电机驱动板。我自己就做过这么一件事：把一块Arduino的1602 LCD盾板插上去，用FPGA写的字符发生器驱动它显示波形数据，效果挺好，省掉了手焊LCD模块的麻烦。

需要注意，Arduino盾板的某些引脚可能和DE0-Nano的功能引脚冲突，比如个别盾板会占用SPI的SCK、MOSI、MISO脚，这些脚在DE0-Nano上同时连到了ADC128S022或JTAG调试相关位置。插盾板之前最好对着原理图把引脚分配过一遍，别盲目插上就下程序。

3. 环境搭建与第一个流水灯：从零到亮灯全流程

3.1 Quartus版本选择与安装

这是最容易踩坑的第一步。DE0-Nano使用的是Cyclone IV系列芯片，Intel在Quartus Prime Lite 20.1之后就不再支持Cyclone IV了。如果你从Intel官网下载最新的Quartus Prime Lite 23.1或者24.1，打开器件选择列表根本找不到EP4CE22。所以正确做法是安装Quartus Prime Lite 19.1，这是最后一个免费支持Cyclone IV的版本。当然，如果你能找到老版本的Quartus II 13.0sp1，也能用，但界面老一些，功能不如19.1顺手。

安装Quartus Prime Lite 19.1的时候，组件选择建议全选，尤其是USB Blaster驱动，这个驱动默认不装在Windows系统里。如果安装时漏了，后面设备管理器里会看到USB-Blaster是个黄色感叹号设备，手动指定驱动目录到Quartus安装路径下drivers文件夹即可。安装完再装一个ModelSim或者Questa？其实FPGA仿真可以用ModelSim Starter版，Quartus Prime Lite自带集成。但入门阶段可以先不折腾仿真，直接在板子上看跑灯效果更直观。

3.2 创建工程与引脚分配：流水灯实操

装好Quartus，下面完整做一个流水灯工程。打开Quartus Prime Lite，点击File -> New Project Wizard，按向导一步步填：

• 工程路径和名称，比如led_flow
• 器件族选择Cyclone IV E，具体型号EP4CE22F17C6N
• 后续EDA工具设置可以跳过，直接Finish。

新建好工程后，建立Verilog文件。这里我提供一个简单但结构完整的流水灯代码：

module led_flow( input wire clk, input wire rst_n, output reg [7:0] led ); parameter CNT_MAX = 25_000_000; reg [24:0] cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 25'd0; else if(cnt >= CNT_MAX - 1) cnt <= 25'd0; else cnt <= cnt + 1'b1; end always @(posedge clk or negedge rst_n) begin if(!rst_n) led <= 8'b0000_0001; else if(cnt == CNT_MAX - 1) led <= {led[6:0], led[7]}; end endmodule

代码逻辑很直白：50MHz时钟下，计数器CNT_MAX=25000000，也就是计数到25M次后溢出归零，周期正好0.5秒。LED寄存器在每次计数达到最大值时循环左移一位，实现流水灯效果。用循环左移而不是左移然后补1，是为了避免LED变成全0后不再变化。

然后是最关键的一步：引脚分配。点击Assignments -> Pin Planner，打开引脚分配窗口。DE0-Nano的关键引脚对应关系如下表：

注意：如果你手里的板子版本和我不完全一样，或者Terasic官方引脚表有修订，务必以DE0-Nano用户手册中的引脚分配表为准。引脚分配错一个，表现就是对应引脚没输出或者驱动了错误的外设。

分配完引脚，回到Quartus主界面，点击Processing -> Start Compilation开始全编译。第一次编译会比较慢，一两分钟正常。编译通过后会生成.sof文件。把DE0-Nano通过USB线连电脑，如果板子之前没用过，设备管理器里可能不认识USB-Blaster，手动驱动安装一下。然后点击Tools -> Programmer，Hardware Setup选择USB-Blaster，Mode选JTAG，点击Add File选中生成的led_flow.sof，勾选Program/Configure，最后点Start。

正常情况下，0.5秒间隔跳动的流水灯就开始跑了。如果没反应，先看Programmer的进度条有没有报错，再看板子上的红色LED是否点亮（供电正常灯），然后再排查引脚分配。

3.3 按键复位的细节与常见认知误区

在这个流水灯例程里，我把rst_n连到了KEY0按键上。因为DE0-Nano的按键默认接上拉电阻，按下接地，所以用negedge rst_n做异步复位，按下按键让LED回到初始状态。很多新手在理解复位时有几个误区：

第一个误区是觉得复位信号只有在刚上电的时候用一下。实际上FPGA的复位信号还承担着初始化状态机的重任，状态机在复位信号撤销后从初始状态开始跑。不写复位，上电后状态寄存器是随机值，行为不可控。第二个误区是同步复位和异步复位的选择。always @(posedge clk or negedge rst_n)用的是异步复位，FPGA内部的寄存器本身就带CLRN引脚，用异步复位不会额外消耗逻辑资源，这是FPGA推荐的复位设计方式。

另外，按键按下的时候会产生机械抖动，持续时间通常是几毫秒到几十毫秒不等。如果这个按键信号直接作为复位或者时钟使能，可能会出现一次按下触发多次动作的情况。在流水灯例程里，LED移动是靠计数器节拍，按一下复位顶多让状态重来一次，没有计数，所以问题不大。但如果你用按键去控制LED的加一计数，就必须做消抖处理。一种最简单的消抖方式：按键信号经过一个计数器，持续稳定N个时钟周期后才被认为是有效按下。

4. 进阶实操：用FPGA读取ADXL345加速度计数据

4.1 I2C协议基础与传感器寄存器配置

流水灯只是热身，这块板子真正有价值的地方在于它带着I2C接口的ADXL345，你可以由此学到FPGA怎么跟外部传感器打交道，这几乎是所有嵌入式系统、物联网节点的核心技能。I2C总线只有两根线：SCL（时钟）和SDA（数据）。主机产生时钟，从机根据时钟沿读取或者发送数据。每次传输开始于一个START条件（SCL高电平期间SDA从高变低），结束于一个STOP条件（SCL高电平期间SDA从低变高）。数据字节是8位，高位在前，之后跟一个ACK位，从机在接收到每个字节后把SDA拉低表示应答。

ADXL345在I2C模式下的7位从机地址取决于SDO引脚电平。DE0-Nano板上的ADXL345默认SDO接法导致从机地址为0x1D（具体请对照你的板卡原理图确认）。向设备写数据，先发送从机地址加写标志位（0x1D << 1 | 0），再发送寄存器地址，然后发送要写入的数据。读数据的流程多一步：先发从机地址加写标志，发送要读的寄存器地址，然后重新发送从机地址加读标志，最后从SDA线上读回数据字节。

ADXL345启动后默认处于待机模式，要想读到数据必须先往POWER_CTL寄存器（地址0x2D）写入0x08，把设备切换到测量模式。如果不做这一步，你读到的所有XYZ数据都是0。这个细节在数据手册Table 24附近有写，很多初学者卡在这一步，以为代码时序有问题，其实只是寄存器没配置。

4.2 Verilog实现一个简化的I2C控制器

直接写完整代码篇幅太长，这里给出一个驱动ADXL345的核心框架。I2C控制器一般拆成两段：一段是带有速率分频的时钟生成，另一段是状态机发送起始、停止、字节和读取应答。

module i2c_master( input wire clk, // 50MHz input wire rst_n, output reg i2c_sclk, inout wire i2c_sdat, input wire [6:0] dev_addr, input wire [7:0] reg_addr, input wire [7:0] wr_data, output reg [7:0] rd_data, input wire wr_en, output reg done ); localparam CLK_DIV = 250; // 50MHz / 250 = 200kHz I2C时钟 reg [15:0] clk_cnt; reg sclk_en; // 先写一个时钟分频模块用来生成200kHz的SCL // 状态机包含IDLE、START、SEND_ADDR、SEND_REG、SEND_DATA、STOP等状态 // 每次传输前先把SCL拉高，SDA从高拉低产生START // 然后按位发送8位数据，每个位在SCL低电平期间更新SDA // SCL高电平期间从机采样SDA // 详细状态机代码略，核心思路是严格按照I2C时序图逐拍跳转 endmodule

I2C状态机的核心难点在于双向数据线SDA的inout处理。在Verilog里，inout端口通过三态门控制：

assign i2c_sdat = sda_out_en ? sda_out_data : 1'bz;

当FPGA需要向从机发送数据时，把sda_out_en拉高，数据从sda_out_data输出；当需要读取从机数据时，把sda_out_en拉低，释放总线，然后采样i2c_sdat的输入值。这里有个容易出问题的点：写数据的时候SDA在SCL低电平期间变化，读数据的时候从机也是在SCL低电平期间更新SDA，主机在SCL高电平期间采样。很多人波形对不上、读到FF，往往就是在读时序里提前或延后一个时钟沿采样了。

FPGA驱动I2C外设，还有一个常见问题是上拉电阻。I2C总线是开漏结构，SCL和SDA都必须有上拉电阻到电源才能正常工作。DE0-Nano板卡设计时就已经在板级加了上拉电阻，你直接用FPGA引脚就能驱动，不需要在面包板上额外焊接上拉。但如果你自己用杜邦线外接传感器模块，记得确认模块上有没有上拉，很多裸传感器芯片模块是没有的，需要你额外接两个4.7k电阻。

4.3 用SignalTap在线调试观察波形

I2C这种低速串行协议，靠仿真验证效率低，最实用的调试手段是Quartus自带的SignalTap II逻辑分析仪。它相当于FPGA内部的示波器，可以把板上真实信号的波形抓下来看。用法是：在Quartus里新建一个SignalTap II文件（.stp），选择要观察的信号（比如i2c_sclk、i2c_sdat、状态机的当前状态、done标志），设置采样时钟为50MHz系统时钟，触发条件可以是done上升沿。

需要注意，SignalTap抓取的信号必须是FPGA内部可观察信号。i2c_sdat这种inout端口信号直接观察没问题，但如果你在代码里做了综合优化，某些中间信号可能会被优化掉，SignalTap里就找不到。解决方案是在Verilog代码里加入综合属性，或者把这些信号引出到GPIO再用外部示波器观察。我用SignalTap最多的地方就是排查I2C时序：看START条件是否产生正确、从机有没有回ACK、读回来的数据字节对不对。三个波形一看，问题基本能定位。

调试ADXL345的完整流程大概是这样：上电后先读DEVID寄存器（地址0x00），正常应该返回0xE5。如果读回来不是0xE5，说明I2C通信链路有问题，不用急着查数据寄存器。如果DEVID正确，再配置POWER_CTL进入测量模式，然后读DATAX0到DATAZ1六个寄存器，把三个轴的原始16位数据拼接出来。摆动板子，数据应该跟着变化。这一套下来，你对I2C协议、寄存器操作、FPGA状态机设计的理解会有一个质的提升。

5. 常见问题与调试经验实录：这些坑我都替你踩过

5.1 USB Blaster识别不到怎么办

DE0-Nano板载的USB Blaster用的是FTDI的芯片，在Windows 10/11上经常出现驱动装不上的问题。实物表现是：插上USB线，电脑提示“USB设备未识别”，设备管理器里出现一个带黄色感叹号的未知设备。解决办法是手动安装驱动：在设备管理器里右键该设备，选择“更新驱动程序”、“浏览我的电脑以查找驱动程序”，路径指向Quartus安装目录下的drivers\usb_blaster文件夹。如果这个目录下没有合适的inf文件，去Intel官网单独下载USB Blaster驱动即可。

需要注意，Windows的驱动签名策略有时会阻止安装非签名驱动，报错“无法验证此驱动程序软件的发布者”。这时候可以临时禁用驱动签名强制（重启时按F7或在高级启动选项里禁用）再进行安装，装好后再开启即可。另外，老版本Quartus的驱动只支持32位系统或者需要兼容模式，如果你用的是64位系统，建议直接用Quartus Prime Lite 19.1自带的驱动。

还有一个容易忽略的点：USB线质量。DE0-Nano用的是Mini-USB接口，有些USB线只支持充电不支持数据传输，插上去灯亮但Quartus就是找不到设备。换一根短一点、确认有数据线芯的线试试。这个问题让很多人排查了半小时，最后发现是线的锅。

5.2 程序掉电丢失：SOF转JIC固化过程

用JTAG下载.sof文件，掉电后程序就没了，这是FPGA和单片机最大的区别。如果想要上电自动运行程序，需要把配置数据写入板载EPCS64串行Flash。具体操作：

1. 在Quartus中选择File -> Convert Programming Files。
2. Programming file type选择JTAG Indirect Configuration File (.jic)。
3. Configuration device选择EPCS64（对应你的板载Flash型号）。
4. 在Flash Loader区域添加你的FPGA器件型号，比如EP4CE22F17。
5. 在SOF Data区域添加编译生成的.sof文件。
6. 点击Generate生成.jic文件。
7. 在Programmer里加载这个.jic文件，Mode选择JTAG，勾选Program/Configure，点击Start烧写。

烧写完成后，把USB线断开再重新上电，程序会自动加载运行。板子上的红色LED状态在配置完成后会变成特定的电平，表示配置成功。

这里有个关键点：如果你修改了代码重新编译，用.jic烧写会把整个Flash擦除重写，烧写时间比.sof长很多。平常调试用.sof就行，确定版本没问题了再固化。另外，EPCS64的一部分空间被配置数据占用，剩下的用户存储区可以通过ASMI接口在FPGA运行时访问，具体用法参考Terasic提供的DE0-Nano_ASMI例程。

5.3 SDRAM读写不稳定：时序参数排查方向

SDRAM读写不稳定的现象很典型：刚上电读写几个地址没问题，跑一段时间后数据出现随机错误。或者仿真波形好看，在板子上就是不对。这种问题大概率不是Verilog逻辑写错了，而是控制器IP核的时序参数和实际颗粒不匹配。

排查方法是打开SDRAM Controller IP核的配置界面，逐项核对以下参数：行地址位宽、列地址位宽、bank位宽（对应IS42S16400J，行12位、列8位、bank 2位）、CAS latency（查数据手册，IS42S16400J在100MHz时钟下CL一般是2或3）、tRCD、tRP、tREFI、刷新周期。我把最常见的出错参数整理成了表格：

改完参数重新编译下载，SDRAM不稳定的问题基本能解决。如果按数据手册设置还是不行，再检查时钟频率。Cyclone IV的PLL输出到SDRAM的时钟一般控制在100MHz以内，超出这个频率，信号完整性问题就会凸显。DE0-Nano的SDRAM走线不算特别优化，我在实验里超过125MHz就容易出现随机错误。

5.4 下载正常但不运行：先怀疑这三点

有的同学遇到的情况是：Programmer提示下载成功，板上LED纹丝不动。这种“成功但不跑”的情况比下载失败更让人抓狂。按照我的排查顺序来，基本能定位：

第一，检查时钟信号是否到达。用SignalTap或者直接把内部时钟引到LED观察，如果时钟没起振，PLL配置可能有问题，或者引脚分配错误导致时钟没接到PLL输入。第二，检查复位逻辑。如果复位信号一直有效（比如按键接反了），整个设计永远处于复位状态。用SignalTap抓一下rst_n信号，看按下按键的时候有没有拉低、松开有没有拉高。第三，检查是否有锁定条件导致输出被拉死。比如你用了PLL，如果PLL的locked信号没有被正确用作全局复位，FPGA在锁定前输出状态不确定，看起来就是“不运行”。

我遇到过一个很隐蔽的情况：代码里写了initial语句给寄存器赋初值，综合工具在某些版本下对initial的处理和仿真不一致，导致板级行为异常。FPGA的复位设计应该完全依赖复位信号，不要依赖initial，这是ASIC设计习惯带过来的误会，很多FPGA教材也这么教，但实际板级调试时这是一个隐患。

6. 写在最后：我的一些真实体会

DE0-Nano这块板子，放在今天的FPGA市场上，性能确实不算强，但它给我留下的印象是“踏实”。它不像更高端的开发板那样需要面对DDR3时序收敛、高速串行收发器眼图调试这些让人头大的问题，而是恰到好处地覆盖了FPGA学习中最核心的基础知识：组合逻辑、时序逻辑、状态机、接口协议、软核处理器。我后来也摸过不少高端板子，发现很多复杂问题最终都要归结到这些基础概念上。SDRAM读写不稳，本质是时序余量问题；I2C读不到数据，本质是协议时序理解不透。这些在DE0-Nano上先吃透，比直接上Zynq Ultrascale+要事半功倍得多。

如果你手里正好有一块吃灰的DE0-Nano，我建议做的第一个进阶项目是：用NIOS II软核读取ADXL345加速度计数据，通过串口发送到PC端显示。这个项目串起了片上总线、IP核配置、I2C控制器编写、UART通信整个链条，做完之后你对“FPGA做系统”的理解会完全不一样。如果手头没有板子，想入FPGA的坑，DE0-Nano二手价格已经很便宜，作为学习板性价比仍然很高。最后分享一个小习惯：每次拿到FPGA开发板，先不要急着写业务逻辑，用几天时间把每个外设都点亮一遍，把所有下载模式都试一遍，把你的“板卡控制权”建立起来。后面做项目的时候，你会感谢这个基本功。